KR20030027795A - 산화물/규소 질화물 계면 하부 구조 개선을 위한 방법 및구조 - Google Patents

산화물/규소 질화물 계면 하부 구조 개선을 위한 방법 및구조 Download PDF

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Abstract

트랜지스터 게이트 유전체 구조는 기판 상에 형성된 산화물 층, 위쪽에 있는 질화물 층 및 사이에 삽입된 전이 층을 포함한다. 상기 전이 층의 존재는 질화물 및 산화물 층 사이의 스트레스를 완화시키고, 질화물 및 산화물 층들 사이의 어떤 전하 트랩핑 사이트들을 최소화한다. 기판을 형성하는 방법은, 질소가 산화물 층 및 기판 사이에 형성된 계면에 도달하지 않도록 충분히 낮은 온도에서 원격 질화 반응기를 이용하여 전이 층을 형성하는 것을 포함한다. 산화물 층/기판 계면은 비교적 원래 대로이고 결점이 없다. 예시적인 실시예에서, 상기 산화물 층은 두 개의 개별 공정 동작들, 즉 비교적 낮은 온도에서의 첫 번째 동작 및 산화물 막의 점탄성 온도 이상의 온도에서의 최후 동작을 이용하여 형성된 그레이드된 구조일 수 있다.

Description

산화물/규소 질화물 계면 하부 구조 개선을 위한 방법 및 구조{Method and structure for oxide/silicon nitride interface substructure improvements}
발명의 분야
본 발명은 일반적으로 반도체 집적 회로 장치들 및 그러한 장치들을 형성하기 위한 공정들에 관한 것이다. 보다 상세하게는, 본 발명은 산화물 막과, 질화물 막과, 산화물 막 및 질화물 막 사이에 형성되는 질소 및 산소를 포함하는 전이 층을 포함하는 층으로된 게이트 유전체 막 구조를 형성하는데 사용되는 재료들, 공정들, 및 구조들에 관한 것이다.
발명의 배경
통상적으로 반도체 집적 회로 장치들은 반도체 집적 회로 장치들에 내장되는 트랜지스터들을 위한 게이트 유전체로서 기능하는 얇은 유전체 재료, 통상적으로는 열적 성장된 산화물을 포함한다. 게이트 유전체 재료는 통상적으로 채널 영역으로서 작용할 영역 위에 반도체 기판 상에 형성된다. 트랜지스터들은 채널이 게이트 유전체 막 상부에 형성된 게이트 전극에 인가되는 전압에 응답하여 게이트 전극 아래의 반도체 기판에 형성될 때에 기능한다. 게이트 유전체 막의 질 및 집적도는 트랜지스터 장치들을 형성하는데 사용된 재료들 및 방법들에 매우 민감한 매우 타이트하게 규정된 세트의 동작 특성들을 포함하는 트랜지스터 장치들의 기능성 및 수명에 중요하다. 그러므로, 게이트 유전체 막내로, 또는 게이트 유전체 막을 통해서 그리고 아래 채널 영역내로의, 임의의 원하지 않는 도펀트 종들의 이동을 억압하는 것이 중요하다.
다결정질 규소 막들은 대개 반도체 집적 회로들에서 트랜지스터들을 위한 게이트 전극 재료들로서 사용된다. 다결정질 규소는 "n형" 다결정질 규소 또는 "p형" 다결정질 규소일 수 있다. "p형" 다결정질 규소 재료에 의해서, 그것은 예컨대 p형 도펀트 불순물이 다결정질 규소 막에 포함되어 있음을 의미한다. 반도체 업계에서 통상적으로 사용되고 선호되는 p형 도펀트는 붕소이다. 붕소를 다결정질 규소 막내에서 불순물 도펀트로서 사용하는 경우에, 다결정질 규소 막내에서 붕소를 유지하고, 특히 트랜지스터의 일부를 형성하는 게이트 전극 막내로 또는 게이트 전극 막을 통하는 붕소의 이동을 억압하는 것이 매우 중요하다.
그러나, 다결정질 규소내에 도펀트 불순물로서 붕소를 도입한 후에, 반도체 장치들을 형성하는데 이용된 후속 고온 처리 작업들은 붕소로 하여금 다결정질 규소로부터 및 게이트 유전체 재료내로, 또는 게이트 유전체 재료를 통해서 그리고 게이트 유전체 영역 아래에 형성된 트랜지스터의 채널 영역내로 확산되게 할 수 있다. 붕소 확산은 붕소를 활성화하기 위해 950 내지 1050℃의 범위내의 온도를 이용하는 활성화 공정들 동안에 일어난다. 붕소 확산은 또한 다른 고온 처리 작업이나 완성된 장치의 동작 동안에 일어날 수 있다. 붕소가 게이트 유전체 또는 채널 영역내로 확산할 때에, 게이트 유전체 신뢰도는 악화되고 장치 기능성은 파괴될 수 있다. 따라서 다결정질 규소 상호 접속 및 게이트 구조들로부터 및 게이트 유전체 막내에 그리고 게이트 유전체 막을 통하는 붕소나 다른 불순물들의 확산을 억압하는 것은 매우 중요하다. 그러므로 p형 다결정질 규소로부터 및 게이트 유전체 재료내에 또는 게이트 유전체 재료를 통하는 붕소 확산을 억압하기 위하여 게이트 전극/게이트 유전체 구조내에 형성 수단을 갖는 것이 바람직하다.
상술한 바와 같이 붕소 확산을 억압하는 하나의 양호한 방식은 산화물 막 및 위쪽의 규소 질화물 막을 포함하는 층으로된 게이트 유전체 막을 이용하는 것이다. 대안적이지만 유사한 방식은 산화물 막, 질화물 막 및 제 2 산화물 막을 이용하는 것이다. 게이트 유전체를 형성하기 위한 산화물 막 및 위쪽의 질화물 막의 조합은 p형 다결정질 규소로부터 하지 채널 영역 또는 아래쪽 산화물 막 및 반도체 기판 면 간에 형성된 계면으로의 붕소 침입을 성공적으로 억압할 수도 있다. 또한, 게이트 유전체를 형성하기 위한 산화물 및 질화물 막의 조합 역시 전류 누출을 감소시킨다. 그러나, 규소 질화물 층을 포함하는 게이트 구조들은 통상적으로는 구동 전류 감소뿐만 아니라 전하 트랩핑 문제 및 채널 이동도 악화를 가져온다. 전하 트랩핑 문제들은 통상적으로는 산화물 및 질화물 층들 간에 형성된 급준한 계면에 존재한다. 이러한 트랩된 전하들은 어닐링을 행하기가 곤란하다. 또한, 급준한 질화물/산화물 계면에서 저하 트랩핑 문제를 보정하기 위해 시도하는데 사용된 어닐링 공정들은 통상적으로는 질소의 확산을 야기하며 위쪽의 반도체 기판 면 및 산화물 막 간의 계면으로의 질소 이동을 초래한다. 이 계면에서의 질소의 존재 역시 구동 전류 감소뿐만 아니라 전하 트랩핑 문제들 및 전하 이동 악화를 야기한다.
근래에 급격히 발전하고 있는 반도체 장치 제조 업계에서는, 반도체 집적 회로들을 형성하는 부품들의 특징들은 계속해서 줄어들고 있다. 이런 경향에 따라,점차 작아지는 치수들의 트랜지스터들이 제조되고 있다. 따라서 보다 더 얇은 게이트 유전체 막들이 필요하다. 이러한 보다 더 얇은 막들은 상기와 같은 문제들을 극복하지만 다른 문제들을 야기한다. 예컨대, 10 내지 50 옹스트롬 범위내의 두께를 갖는 질화물 막이 종래의 방법에 따라 제조되는 경우에, 막은 핀홀이나 작은 텅빈 공간을 포함할 수도 있다. 상술한 바와 같은 막의 집적도를 악화시키고 전하들을 트랩핑할 수 있는 핀홀 및 트랩 사이트 이외에, 질화물 막은 통상적으로 기판 상에 스트레스를 발휘하도록 형성된다. 막의 높은 스트레스들은 기판에서 탈구를 초래할 수 있고, 이것은 구동 전류 감소 및 접합 누출을 야기한다.
붕소 확산에 연관된 상기 문제들 및 질화물 막을 게이트 재료에 첨가함으로써 상기 확산을 억압하고자 하는 근래의 시도들의 단점들로 인해서, 충분히 얇고 붕소 침입을 억압하는 질화물 게이트 재료, 질소나 다른 도펀트 불순물 및 관련된 전하 트랩핑 문제들이 없는 산화물/기판 표면의 계면, 및 전하 트랩핑 문제들이 없는 질화물/산화물 계면을 포함하는 공정 및 구조를 제공해야할 상술한 종래 기술에서의 필요가 존재한다.
상기 및 기타 다른 필요들을 해소하기 위하여, 목적면에 있어서, 본 발명은 반도체 기판 상에 형성된 반도체 트랜지스터를 위한 게이트 구조를 제공하기 위한 것이다. 게이트 구조는 산화물 층, 질화물 층 및 상기 산화물 층과 상기 질화물 층 사이에 삽입된 전이 층을 포함한다. 산화물 층 및 질화물 층 간에 계면을 형성하는 얇은 전이 층은 그 구성 요소로서 질소 및 산소 모두를 포함하며, 산화물 및질화물 간에 본래의 무결점 계면을 제공한다. 질화물 층의 존재는 붕소 및 다른 도펀트 불순물의 원하지 않는 확산을 억압한다.
본 발명은 또한 트랜지스터 게이트 구조를 형성하기 위한 공정을 제공한다. 상기 공정은 얇은 게이트 산화물 층을 형성하는 단계를 포함한다. 양호한 실시예에 있어서, 얇은 게이트 산화물 층은 별도로 형성된 산화물 층들의 복합체로 구성된 그레이드된 구조일 수도 있다. 다음으로 질소 및 산소를 포함하는 얇은 전이 층은 게이트 산화물 층상에 형성된다. 실시예에 있어서, 전이 층은 원격 질화 반응기 및 100℃ 이하의 형성 온도를 이용하여 형성된다. 다음으로 규소 질화물 층이 전이 층 위에 침착된다.
형성된 게이트 유전체 구조는 본질적으로 전하 트랩핑이 없고, 산화물 및 기판 간에 형성된 고질의 계면 및 산화물 및 질화물 층들 간에 형성된 고질의 계면을 포함한다.
본 발명은 첨부 도면을 참조하여 이해할 때 하기의 상세한 설명으로부터 가장 잘 이해되어진다. 통상적인 실무에 따라 도면의 각종 특징들은 일정 비례축적으로 도시되어 있지 않음을 유의한다. 반대로, 각종 특징들의 치수들은 명료성을 위해 임의로 확대되거나 축소되어 있다. 도면에는 상술한 도면들이 포함되어 있고, 그 각각은 횡단면도를 나타낸다.
도 1은 기판 위에 형성된 게이트 산화물 막의 예를 도시한 도면.
도 2는 기판 상에 형성된 또다른 게이트 산화물 막의 예, 특히 그레이드(graded)된 게이트 산화물 막을 도시하는 도면.
도 3은 도 2에 도시된 것과 같은 그레이드된 게이트 산화물 막 위에 형성된 전이 층을 도시하는 도면.
도 4는 도 3에 도시된 구조 위에 형성된 질화물 막을 도시하는 도면.
도 5는 도 4에 도시된 질화물 층 위에 형성된 게이트 전극 재료를 포함하는 복합 막 구조를 도시하는 도면.
도 6은 도 5에 도시된 복합 막 구조를 패터닝한 후에 결과로 얻어지는 게이트 구조예를 도시하는 도면.
*도면의 주요 부분에 대한 부호의 설명*
10 : 기판 12 : 기판 표면
14 : 산화물 층 16 : 계면
18 : 상부면 24, 30 : 두께
28 : 전이 층 34 : 규소 질화물 막
41 : 계면 영역 50 : 게이트 전극 구조
명세서 및 특허청구범위에서 동일한 도면 부호들은 동일한 특징들을 나타낸다.
본 발명은 반도체 표면상에 형성된 반도체 트랜지스터를 위한 게이트 구조를 제공한다. 본 발명은 얇은 게이트 산화물 층, 및 상기 게이트 산화물 층 위에 형성된 얇은 규소 질화물 막을 제공한다. 상기 얇은 게이트 산화물 층 및 상기 규소 질화물 막 사이에 전이 층이 삽입된다. 상기 전이 층은 질소 및 산소를 포함하며, 산화물 층 및 규소 질화물 막 간에 낮은 스트레스의 고유한 계면을 제공한다. 전이 층은 양호하게는 RPN(remote plasma nitridation)을 이용하여 형성된다. 양호한 실시예에서, 게이트 산화물은 2개의 별개로 형성된 막들로 이루어지는 그레이드된 게이트 산화물 층일 수도 있다. 실시예에서, 상기 그레이드된 게이트 산화물 막은 복합 그레이드된 이산화규소 구조를 형성하도록 사전에 성장되는 저온의 열적 성장된 이산화규소층 상에, 막의 점성과 탄성을 지닌 온도보다 높은 온도로 산화물 막을 성장시키는 2 단계 합성을 포함한다. 상기 형성된 복합 게이트 유전체 구조는 20옹스트롬 미만의 총 두께를 포함할 수도 있고, 따라서 근래의 서브마이크론 집적도에 적합하다.
본 발명의 방법에 의해 형성된 구조는 질화물 막의 존재로 인한 붕소 확산 및 침입에 우수한 내성을 제공한다. 상기한 바와 같이, 문턱 전압(Vt)은 붕소 침입으로 인해 쉬프트된다. 이와 유사하게, 게이트 누출 전류가 감소된다. 전이 층의 존재 및 상기 전이 층을 형성하는데 사용된 방법은 전이 층에 의해 점유되는 산화물/질화물 계면에서 고정된 전하 함유를 최소화한다. 전이 층의 존재 역시 이동도, Gm, 손실을 감소시킨다. 본 발명의 게이트 유전체를 포함하도록 형성된 트랜지스터는 또한 향상된 신뢰도 및 낮은 오프 상태 전류를 갖는다. 전이 층은 최소의 전하를 갖거나 고정 전하를 갖지 않는 스트레스 없는 산화물/질화물 계면을 제공하기 때문에, 이어지는 어닐링 공정이 반드시 필요한 것은 아니다. 또한, RPN 기술을 이용하여 형성된 전이 층에 의한 영향으로 질화물 층의 낮은 스트레스는 후속 어닐링 공정을 불필요하게 한다. 이와같이, 어닐링 공정들에 의해 야기되는 원하지 않는 확산 효과들은 방지된다.
이제 도면을 참조하면, 도 1 및 도 2 각각은 기판 상에 형성된 게이트 산화물 막의 예들을 도시하는 횡단면도이다. 도 3 내지 도 6은 도 2에 예시된 그레이드된 산화물 막 위에 트랜지스터 게이트를 형성하는 공정 순서를 도시한다.
도 1은 반도체 제조 업계에 공통으로 사용된 종래의 규소 웨이퍼와 같은 규소 기판일 수 있는 기판(10)을 도시한다. 다른 실시예들에 따르면, 기판(10)은 다른 재료들로 형성될 수 있다. 기판(10)은 기판(10)의 원래 상부면(도시하지 않음)에 침입하는 산화물 층을 기판(10)상에 형성하도록 각종 방법들을 이용하여 열적으로 산화될 수도 있는 원래 상부면을 포함한다. 예시된 산화물 층(14)은 냉벽 급속 열 산화(RTO) 시스템을 이용하거나 온벽 화로에서의 열산화와 같은 각종 적당한 방법들을 이용하여 형성될 수 있다. 실시예에서, 기판(10)은 규소일 수 있고 산화물 층(14)은 이산화 규소 막일 수 있다. 산화물 층(14)은 기판(10)과의 계면(16)을 형성하고 또한 상부면(18)을 포함한다. 산화물 층(14)의 두께(20)는 5 내지 100 옹스트롬, 양호하게는 5 내지 20 옹스트롬의 범위를 가질 수 있지만, 다른 실시예들에서는 다른 두께들이 사용될 수 있다. 기판 표면(12)은 산화물 층(14)과의 계면(16)을 형성하는 기판(10)의 최상부면인 것으로 도시되어 있다. 실시예에서, 산화물 층(14)은 트랜지스터 게이트에 이용된 유전체 층들의 일부로서 사용될 수 있고 대안적으로는 게이트 산화물 층(14)으로서 불리워질 수도 있다. 실시예에서, 산화물 층(14)은 하나이고 연속하는 이산화규소 막이다.
도 2는 기판(10) 상에 형성된 산화물 층의 또다른 예시적인 실시예를 도시한다. 도 2에 도시된 산화물 층(14G)은 상부 산화물 층(14U) 및 하부 산화물 층(14L)에서 형성된 복합 막이다. 도 2에 도시된 예시적인 산화물 층(14G)은 그레이드된 게이트 산화물 막으로 여겨질 수 있고, 2 단계 합성 공정을 이용하여 형성될 수 있으며, 사전에 성장된 저온 열적으로 성장된 SiO2층을 형성한 후, 막의 점탄성 온도(Tve) 이상의 온도에서 산화물 막을 성장시키는 것을 포함한다. 이러한 방식으로, 복합 그레이드된 SiO2구조(14G)가 만들어진다. 상기 그레이드된 게이트 산화물 실시예에 따라, 상부 산화물 층(14U)은 비교적 낮은 온도에서 및 SiO2점탄성 온도 Tve(~925℃) 아래의 온도에서 성장된 사전에 성장된 SiO2층 또는 실질적으로 형성된 막들중에서 형성되는 제 1의 것이다. 하부 산화물 층(14L)은 연속적으로 형성된 막들중 제 2 것이며, 점탄성 온도에 또는 그 이상에 있도록 선택된 더 높은 산화 온도에서 형성된 막이다. 예시적인 그레이드된 산화 공정 순서는 점탄성 온도 아래의 온도에서 열적으로 성장된 사전에 성장된 SiO2층 상의 매우 희석된 산화 환경(0.1% O2이하)에서의 940 내지 1050℃에서 통상적으로 최종의 높은 온도 산화 단계를 실행하는 것을 포함한다. 예시적인 실시예에서, 사전에 성장된 SiO2층은 750 내지 800℃ 범위내의 온도를 이용하여 성장될 수 있지만, 다른 열산화 온도들이 대안적으로 이용될 수 있다. 예시적인 실시예에서, 사전에 성장된 SiO2층(14U)은 8 내지 15 옹스트롬 범위내의 두께(24)를 포함할 수 있으나, 다른 두께들이 대안적으로 이용될 수 있다. 사전에 성장된 상부 산화물 층(14U)은 냉각 시기 동안 스트레스 경감 및 그레이딩을 제공한다. 하부 산화물 막(14L)을 형성하는데 이용되는 제 2 산화 공정의 냉각 속도는 성장이 유도된 스트레스 경감을 향상시키도록 신중히 Tve에 가깝게 변한다. 사전에 성장된 산화물 층은 그레이딩을 제공하고, 기판(10)에 계면(16)을 형성하는 최종의 고온 SiO2막에 대한 스트레스 수용을 위한 싱크(sink)로서 기능한다. 하부 산화물 층(14L)의 두께(26)는 5 내지 50 옹스트롬에서, 가장 바람직하게는 5 내지 15 옹스트롬 범위 내에서 변화할 수 있다. 그레이딩 및 변경된 냉각은 산화물 층(14G) 및 기판(10) 사이에 평면 계면(16) 및 스트레인이 없는(strain-free)를 발생시킨다. 따라서, Si/SiO2계면(16)은 비교적 원래 그대로 이고, 종래의 기술을 이용하여 달성할 수 있는 것 보다는 더 낮은 계면 트랩 밀도를 포함한다. 그레이드된 산화물 막(14G)은 상부면(18)을 포함한다. 또다른 예시적인 실시예들에 따라, 여러 다른 공정 순서들은 그레이드된 산화물 층(14G)을 형성하여 낮은 스프레스, 및 비교적 원래 그대로의, 무결점 기판/산화물 계면을 포함한다.
도 1에 도시된 예시적인 단일 층의 산화물 층(14) 또는 도 2에 도시된 그레이드된, 복합 산화물 층(14G)을 본 발명의 방법에 따라 후속 가공하도록 게이트 산화물 막으로 이용할 수 있지만, 도 3 내지 6은 도 2에 도시된 예시적인 그레이드된 산화물 층(14G) 위에 형성된 후속 침착된 막을 도시한다.
본 발명은 붕소 확산 및 칩입을 억제하도록 산화물 막 위에 질화물 층을 제공한다. 본 발명의 유리한 양상은 도 3에 도시되고, 게이트 산화물 층 및 후속 형성된 규소 질화물 층(도 3에 도시되지 않음) 사이에 형성된 전이 층(28)이다. 전이 층(28)은 산소 및 질소 양자 모두를 포함한다. 한 예시적인 실시예에서, 전이 층(28)은 규소 산화질화물 SiOxNy막일 수 있다. 또다른 예시적인 실시예에 따라, 전이 층(28)은 질소가 도핑된 이산화 규소 막일 수 있다. 여러 가지 방법들이 전이 층(28)을 형성하는데 이용될 수 있으며, 바람직한 실시예에 따라, 100℃ 보다 크지 않은 형성 온도가 이용될 수 있다. 예시적인 실시예에 따라, 도 2에 도시된 구조는 및 특히 그레이드된 산화물 층(14G)의 상부면(18)은 원격 플라즈마 질화(RPN) 반응기에서 처리될 수 있다. 이러한 반응기는 바람직하게 진공 하에서 유지되고, 상부면(18)을 침입하고 이산화 규소(SiO2)를 질화 또는 질소가 도핑된 산화물 막으로 변형시키는 음으로 하전된 질소, 양으로 하전된 질소, 및/또는 원자 질소 종들에 상부면(18)을 노출시킨다. 또다른 예시적인 실시예에서, 전이 층(28)은 질소가 도핑된 산화물 또는 규소 산화질화물 막으로서 상부면(18) 위에 침착될 수 있다. 질소 및 산호를 포함하는 다른 막들이 대안적으로 이용될 수 있다. 원자 질소 및 이의연관된 이온들 및 카디온들(cations)은 원력 RF 장치. 원격 전자 사이클로트론 공진(ECR) 장치, 및 유도적으로 결합된 플라즈마(ICP) 장치, 마이크로웨이브 장치 또는 원자 질소 및/또는 양으로 하전된 질소 및 음으로 하전된 질소를 생성하는 이러한 다른 장치에 의해 발생될 수 있다. 전이 층(28)은 1옹스트롬만큼 낮은 두게로 형성될 수 있으나, 10 옹스트롬 까지 범위가 정해진 다른 두께들이 이용될 수 있다. 다른 예시적인 실시예들에 따라, 전이 층(28)의 두께(30)는 다른 값들을 얻을 수 있다. 한 예시적인 실시예에 따라, 여러 가지 질소 종들은 전이 층(28)을 형성하도록, 그레이드된 산화물 층(14G)의 상부면(18)에 포함된 산소와 결합된다.
도 4는 전이 층(28) 위에 형성된 규소 질화물 막(34)을 도시한다. 규소 질화물 막(34)은 2 내지 100 옹스트롬, 바람직하게는 2 내지 10 옹스트롬 범위에 있을 수 있는 두께(38)를 포함한다. 규소 질화물 막(34)은 저압 화학 증기 증착(LPCVD) 기술들을 이용하여 형성될 수 있으나, 다른 기술들이 대안적으로 이용될 수 있다. 예시적인 실시예들에 따라, 온벽 LPCVD 화로가 이용될 수 있거나, LPCVD 냉벽 급속 열 반응기가 약한 압력에서 이용될 수 있다. 규소 질화물 막(34)을 형성하도록 이용된 여러 예시적인 실시예들에 따라, 실질적으로 질소가 계면(16)에 도달하지 하도록, 공정 조건들이 선택된다.
한 예시적인 실시예에 따라, 20 옹스트롬보다 낮은 총 두께 36을 포함하도록 막 스택이 형성될 수 있으나, 다른 막 두께들이 대안적으로 이용될 수 있다. 규소 질화물 막(34)은 상부면(40)을 포함한다. 본 발며의 방법에 따라 형성된 구조는 실질적으로 무결점인, 규소 질하물 층(34) 및 그레이드된 산화물 층(14G) 사이에 형성된 계면 영역(41)을 포함한다. 전하 트랩핑 사이트들 및 그에 따른 고정된 전하는 계면 영역(41)에서 제거되거나 최소화되며, 이는 전이 층(28) 및 그의 어떤 구별할 수 있는 상부 및 하부면들이 되는 것으로 여겨질 수 있다. 또한, 전이 층(28)은 규소 질화물 막(34)이 그레이드된 산화물 층(14G)에 영향을 가할 수 있는 스트레스를 줄인다. 도 4에 도시된 복합 유전체 규조는 트랜지스터 장치에 대한 게이트 유전체로서 이용될 수 있다. 계면(16)은 질소 및 그러한 존재와 관련된 전하 트랩핑 및 이동도 문제들로부터 사실상 자유롭도록 형성된다. 예시적인 실시예에서, 기판/산화물 계면(16)은 1 atom/㎠를 초과하지 않는 0.5 이하인 질소 농도를 포함할 수 있다. 본래의 계면- 전하 트랩핑 결점들로부터 실질적으로 자유롭도록 형성된 계면 영역(41)이 어떤 후속 어닐링 단계들의 요구를 제거하지만, 그럼에도 불구하고 임의의 어닐링 공정이 실질적으로 실행될 수 있다. 이러한 어닐링 공정이 이용되면, 상기 어닐링 공정은 850℃ 보다 적은 온도에서, 예시적인 실시예에서는 불활성 기체와 혼합된 3% 산소보다 적게 포함할 수 있는 순한 산화 기체를 이용하여 실행될 수 있다. 임의의 어닐링 공정은 어떤 여러 후속 공정 지점들에서 실행될 수 있다.
도 5는 규소 질화물 막(34) 위에 형성된 예시적인 게이트 전극 막(42)을 도시한다. 예시적인 실시예에서, 게이트 전극 막(42)은 n-도핑된 또는 p-도핑된 다결정 규소 또는 Si-Ge 합금일 수 있으나, 다른 도전 및 반도체 막들이 대안적으로 이용될 수 있다. 예시적인 실시예에서, 게이트 전극 막(42)은 붕소로 도핑된 p형 재료일 수 있다. 게이트 전극 막(42)은 장치 요구들에 따라 변화할 수 있는상부면(44) 및 두께(46)를 포함한다. 바람직한 실시예에서, 도 5에 도시된 구조는 채널 영역(48) 위에 형성되도록 트랜지스터 장치에 대한 게이트 유전체/게이트 전극으로서 이용된다. 전형적인 방법들은 도 5에 도시된 구조를 실질적으로 패터닝하도록 이용될 수 있다. 예를 들어, 감광성 막은 게이트 전극 막(42)의 상부면(44) 위에 형성될 수 있고, 감광성 막은 전형적인 기술들을 이용하여 개발될 수 있다. 복합 막 스택은 전형적인 에칭 작용들의 순서를 이용하여 에칭될 수 있다. 도 5에 도시된 구조를 패터닝하는 다른 방법들이 대안적으로 이용될 수 있다. 도 6은 패터닝 후, 도 5에 도시된 복합 막 구조를 도시한다.
도 6에 대해, 게이트 전극 구조(50)는 하부 산화물 층(14L), 상부 산화물 층(14U), 전이 층(280, 규소 질화물 막(34), 및 게이트 전극 막(42)중 일부들을 포함한다. 상기 구조는 채널 영역(48) 위에 형성되고, 트랜지스터 게이트로서 이용될 수 있다. 게이트 폭(52)은 여러 실시예들에 따라 변할 수 있다. 공정 순서 및 형성된 구조는 서브미크론 범위에서 게이트 폭들(52)을 가진 트랜지스터들에 적합하다. 예시적인 실시예에서, 게이트 폭(52)은 0.2 미크론보다 작을 수 있고, 게이트 구조(50)는 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터)를 형성하도록 이용될 수 있다.
상술한 것은 단지 본 발명의 원리들을 설명하고 있다. 따라서, 본 기술분야의 기술자들은. 본원에 명백하게 기술되거나 도시되어 있지 않더라도, 본 발명의 원리들을 구현하고 그의 범위 및 정신내에 포함되는 여러 장치들을 발명할 수 있다. 또한, 본원에 인용된 조건부적 언어 및 모든 예들은 주로 특별히 교육상의 목적들을 위해서만 존재하고, 본 발명의 원리들 및 상기 기술을 촉진하도록 발명자들에 의해 제안된 개념들을 이해하는데 독자에게 도움을 주도록 하며, 이러한 특별히 인용된 예들 및 조건들에 제한되지 않는 것으로 해석되도록 한다. 또한, 특정 예들뿐만 아니라 본 발명의 원리들, 양상들 및 실시예들을 기술하는 본원의 모든 서술들은 그의 구조적 및 기능적 등가물들 모두를 포함하도록 한다. 부가적으로, 이러한 등가물들은 현재 알려진 등가물들 및 미래에 개발될 등가물 즉, 구조를 고려하지 않은 같은 기능을 수행하는 개발된 어떤 요소들 모두를 포함하게 한다. 따라서, 본 발명의 범위는 본원에 기술되고 도시된 예시적인 실시예들에 제한되지 않는 것으로 한다. 오히려, 본 발명의 범위 및 정신은 첨부된 청구범위에 의해 구현된다.

Claims (11)

  1. 반도체 표면 상에 형성된 트랜지스터를 포함하고, 상기 반도체 표면 상에 형성되는 산화물 층을 포함하는 게이트 구조, 상기 산화물 층 바로 위에 형성된 질소 및 산소를 포함하는 전이 층, 상기 전이 층 바로 위에 형성된 질화물 층 및 상기 질화물 층 위에 형성된 게이트 전극 층을 갖는, 반도체 제품.
  2. 제 1 항에 있어서,
    상기 반도체 제품은, 본질적으로 질소가 상기 반도체 표면 및 상기 산화물 층 사이에 형성된 계면에 존재하지 않는 것을 특징으로 하는, 반도체 제품.
  3. 제 1 항에 있어서,
    상기 전이 층은 규소 산화질화물(SiOxNy) 및 질소가 도핑된 이산화 규소중 하나를 포함하는, 반도체 제품.
  4. 제 1 항에 있어서,
    상기 산화물 층, 상기 전이 층, 및 상기 질화물 층의 결합된 두께는 2 나노미터보다 크지 않는, 반도체 제품.
  5. 반도체 제품을 형성하는 공정에 있어서,
    규소 표면을 가진 반도체 기판을 제공하는 단계,
    상기 규소 표면 위에 산화물 층을 형성하는 단계,
    상기 산화물 층 위에 규소 질화물 층을 형성하는 단계, 및
    상기 산화물 층의 상기 상부면에 질소를 첨가하고, 상부면에 침입하여 상기 상부면의 산소와 결합하고 전이 층을 형성하도록, 원자 질소, 음으로 하전된 질소, 및 양으로 하전된 질소중 적어도 하나를 제공함으로써, 상기 산화물 층 및 상기 규소 질화물 층 사이에, 질소 및 산소를 포함하는 상기 전이 층을 형성하는 단계를 포함하는, 반도체 제품 형성 공정.
  6. 제 5 항에 있어서,
    상기 전이 층을 형성하는 단계는, 100℃보다 크지 않은 형성 온도를 포함하는, 반도체 제품 형성 공정.
  7. 제 5 항에 있어서,
    상기 전이 층을 형성하는 단계는, 규소 산화질화물 층 및 질소가 도핑된 산화물 층중 하나를 형성하는 것을 포함하는, 반도체 제품 형성 공정.
  8. 제 5 항에 있어서,
    원자 질소, 음으로 하전된 질소, 및 양으로 하전된 질소중 상기 적어도 하나는, 라디오 주파수 장치, 전자 사이클로트론 공진 장치, 유도적으로 결합된 플라즈마 장치, 및 마이크로웨이브 장치로 이루어진 그룹으로부터 선택된 원격 질화 소스(remote nitridation source)에 의해 제공되는, 반도체 제품 형성 공정.
  9. 제 5 항에 있어서,
    상기 규소 질화물 층을 형성하는 단계는, 실질적으로 질소가 상기 규소 표면 및 상기 산화물 층 사이에 형성된 계면에 도달하지 않도록 선택된 공정 조건들을 이용하는 저압 화학 증기 증착(LPDVD) 공정을 포함하는, 반도체 제품 형성 공정.
  10. 반도체 제품을 형성하는 공정에 있어서,
    규소 표면을 갖는 반도체 기판을 제공하는 단계,
    상기 규소 표면 위에 산화물 층을 형성하는 단계,
    상기 산화물 층 위에 규소 질화물 층을 형성하는 단계, 및
    상기 산화물 층 및 상기 규소 질화물 층 사이에, 질소 및 산소를 포함하는 전이 층을 형성하는 단계를 포함하며,
    상기 전이 층을 형성하는 단계는, 원격 플라즈마 질화 반응기에서 상기 산화물 층을 처리하는 것을 포함하는, 반도체 제품 형성 공정.
  11. 반도체 제품을 형성하는 공정에 있어서,
    규소 표면을 갖는 반도체 기판을 제공하는 단계,
    750 내지 800℃ 범위내의 온도에서 제 1 산화물 막을 성장시킴으로써 상기 규소 표면 위에 그레이드된 게이트 산화물 층을 형성한 후, 제 2 산화물 막의 점탄성 온도 이상에서 일어나는 열산화 성장 공정에 의해 상기 제 2 산화물 막을 형성하는 단계,
    상기 산화물 층 위에 규소 질화물 층을 형성하는 단계, 및
    상기 산화물 층 및 상기 규소 질화물 층 사이에, 질소 및 산소를 포함하는 전이 층을 형성하는 단계를 포함하는, 반도체 제품 형성 공정.
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