JP2003229571A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 パワーデバイスの特性、特にオン電圧を改善
する。 【構成】 トレンチＭＯＳゲート部１３２において、ゲ
ート電極２２は長手方向のＢＢ断面において、トレンチ
の開口部５ｅを覆う。トレンチは長手方向に平行に配列
されるので、ゲート電極２２がトレンチの開口部５ｅを
覆っても、集積度を損なわない。しかも、トレンチの開
口部５ｅ、底部６ｄは丸みを帯びた緩やかな面となって
いるので、電界集中を回避することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置特に、パワ
ーデバイスに適用するトレンチＭＯＳゲートを形成する
技術及び素子分離技術に関するものである。

【０００２】

【従来の技術】図６５〜図７２は、トレンチＭＯＳゲー
ト部を形成する従来のプロセスを工程順に示す断面図で
あり、特に図７２はトレンチＭＯＳゲート部１３１が形
成された時点での断面図である。

【０００３】図６５に戻って以下順に説明する。まずＳ
ｉなどからなる半導体基板１の上面にＰ型不純物濃度領
域２を形成し、更にその上面に選択的にＮ型高不純物濃
度領域３を形成する。そして得られた構造の上面に酸化
膜２１を形成する。その後、酸化膜２１並びにＰ型不純
物濃度領域２及びＮ型高不純物濃度領域３を貫通するト
レンチ（溝）４を形成する（図６５）。

【０００４】次にトレンチ４の内部にシリコン酸化膜７
を形成する（図６６）。この後、酸化膜７，２１を除去
した後（図６７）に、ゲート酸化膜９としてシリコン酸
化膜を形成する（図６８）。

【０００５】シリコン酸化膜７のように、一旦形成され
た後に直ちに除去される酸化膜を以下「犠牲酸化膜」と
称することもある。後で完成する素子の構造に残らず
に、溝の形状を整え、かつ、溝内部の欠陥、歪、汚染等
を除去するために犠牲となるためである。シリコン酸化
膜７は例えば９５０℃乃至１１００℃で酸素雰囲気にお
いて１００〜３００ｎｍ程度形成される。

【０００６】ゲート酸化膜９は通常１０００℃以下の水
蒸気雰囲気において熱酸化されて形成される。これは一
般には、酸素雰囲気において熱酸化によって形成された
酸化膜に対し、水蒸気雰囲気において熱酸化によって形
成された酸化膜の方が欠陥が少なく、また温度が低い方
が欠陥が少ないとされているためである。

【０００７】そして、例えば低抵抗多結晶シリコン１０
をトレンチ４に充填し（図６９）、トレンチ４内部にゲ
ート電極２２を形成する。そしてゲート電極２２上にシ
リコン酸化膜１１を形成する（図７０）。ここまでの工
程で得られた構造の上面に、更にＣＶＤ酸化膜１２を形
成し（図７１）、エッチングによりこれを整形してトレ
ンチＭＯＳゲート部１３１が形成される（図７２）。

【０００８】なお、本件に関連ある文献として下記特許
文献がある。

【０００９】

【特許文献１】特開平１−１９２１７５号公報

【特許文献２】特開昭５９−４０５７９号公報

【特許文献３】特開平４−１８８８７７号公報

【特許文献４】特開平３−５８４８５号公報

【特許文献５】特開平３−２３２２７６号公報

【特許文献６】特開平５−３３５５８２号公報

【００１０】

【発明が解決しようとする課題】ところが、図６７に示
されるように、シリコン酸化膜７を一旦形成して除去し
た後のトレンチ４の形状には特徴がある。つまり、トレ
ンチ４の開孔部の形状５ｃ、及び底部の形状６ｃは共に
角張っている。

【００１１】トレンチ４はこのような形状を有している
ため、ゲート酸化膜９をトレンチ４の内部に形成する
と、その膜厚がトレンチ内部で不均一になってしまう。
特に、トレンチ４の開孔部における形状５ｄ及びトレン
チ４の底部における形状６ｄを反映して、ゲート酸化膜
９の膜厚が最も顕著に薄くなる。

【００１２】このようにトレンチ４内において、特にト
レンチ４の開孔部及び底部でゲート酸化膜９が薄くなる
と、ゲート破壊場所となり、耐圧不良を招くという問題
点があった。しかもゲート酸化膜９のリーク電流が増加
する。

【００１３】さらに、トレンチ４の形状５ｃ，６ｃが角
張ると、トレンチＭＯＳゲート部１３１の特性が悪化す
る。またトレンチ４を形成する工程において、その周囲
には欠陥が発生し易い。この欠陥はゲート電極２２に所
定の電位を与えたときに形成されるチャネルの特性を悪
化させ、トレンチＭＯＳゲート部１３１を有するパワー
デバイスは、その基本特性であるＭＯＳゲートのチャネ
ル移動度が、ＭＯＳゲート界面近傍の欠陥や歪や汚染の
ために低下し、その結果オン電圧が上昇するという問題
点もあった。

【００１４】（ａ−２）第２従来技術とその問題点：図
７３乃至図８１はＳＯＩ構造（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ）においてトレンチ分離される横型
ＩＧＢＴの製造工程を工程順に示す断面図である。

【００１５】図７３において、例えばシリコンからなる
基板１ｅ，１ｄはシリコン酸化膜２５を介して貼り合わ
されており、半導体基板１ｅの上部においてＰ層４１、
Ｎ⁺層４２が選択的に形成されている。そして半導体基
板１ｅの上方の全面にはシリコン酸化膜４３が形成され
ている。

【００１６】シリコン酸化膜４３を、Ｐ層４１、Ｎ⁺
層４２の一部が露呈するように、選択的に除去し（図７
４）、残置されたシリコン酸化膜４３をマスクとしてシ
リコンのエッチングを行う。これによって半導体基板１
ｅは選択的に掘り下げられ、トレンチ４４が穿孔される
（図７５）。

【００１７】この後、熱酸化することによりトレンチ４
４の内壁に犠牲酸化膜４５を一旦形成し（図７６）、そ
の後シリコン酸化膜のエッチングを行う。これによって
シリコン酸化膜２５の一部並びに犠牲酸化膜４５及びシ
リコン酸化膜４３の全てが除去され、トレンチ４４は半
導体基板１ｅの底よりも低く掘り下げられる（図７
７）。そして１０００℃以下の水蒸気雰囲気において熱
酸化することにより、残置された半導体基板１ｅ（Ｐ層
４１、Ｎ⁺ 層４２を含む）の周囲に分離酸化膜４６を
形成する（図７８）。

【００１８】図７８で得られた構造の全面に多結晶シリ
コン４７を堆積させ、トレンチ４４を多結晶シリコン４
７で充填する（図７９）。その後半導体基板１ｅの上方
に存在する多結晶シリコン４７を選択的に除去してトレ
ンチ４４内部にのみ多結晶シリコン４７を残置させ、フ
ィールド酸化膜４８によって多結晶シリコン４７を覆
う。この際、フィールド酸化膜４８は半導体基板１ｅの
表面においてＰ層４１、Ｎ⁺ 層４２の間にも設けられ
る（図８０）。その後更に所定の不純物層を形成して、
トレンチ構造を有する分離部１３ａによって分離されつ
つ、横型ＩＧＢＴが形成される（図８１）。

【００１９】このようにして分離部１３ａを構成した場
合、その分離酸化膜４６の厚さについて、第１従来技術
と同様の問題点が生じる。即ち、図７８において示され
るような、トレンチ４４の開孔部４４ａと底部４４ｂに
おいて、半導体基板１ｅ（Ｐ層４１、Ｎ⁺ 層４２を含
む）が角張っており、ここにおいて分離酸化膜４６の厚
さが他の部分と比較して顕著に薄くなる。特に底部４４
ｂにおいて分離酸化膜４６が破壊され易くなり、分離部
１３ａによる分離耐圧が低下するという問題点が招来さ
れる。

【００２０】この発明は、上記のような問題を解決する
ために発明されたもので、トレンチＭＯＳゲート部の特
性を向上させることにより、トレンチＭＯＳゲート部を
有するパワーデバイスの特性、特にオン電圧を容易なプ
ロセスで改善する技術を提供することを目的とする。

【００２１】また、この発明はＳＯＩ構造（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）において素子分離を
行うトレンチ分離における分離耐圧を向上させることも
目的とする。

【００２２】

【課題を解決するための手段】この発明にかかる半導体
装置は、主面を有する半導体からなる基体と、前記主面
から所定の深さに位置する底面と、平面視上で所定の方
向に延在する開孔部とを有して前記基体に選択的に形成
され、前記所定の方向に平行に配列される複数の溝部
と、前記溝部の内壁上に形成された絶縁膜と、前記絶縁
膜を介して前記溝部の内部に充填され、前記溝部の前記
所定の方向の端部を覆う制御電極層と、前記制御電極層
上に、前記主面より突出して形成された絶縁層とを備え
る。そして、前記端部における前記開孔部のエッジ及び
前記底面の少なくとも一方が丸みを帯びた緩やかな面を
有する。

【００２３】

【実施の形態】Ｂ．第１の製造方法：第１の製造方法
は、トレンチにおける従来とは異なるゲート酸化膜の製
造方法を示すものである。

【００２４】（ｂ−１）実施の形態１：図１〜図５はこ
の発明の実施の形態１である、トレンチＭＯＳゲート部
１３２の形成方法を工程順に示した断面図である。まず
シリコンからなる基板１上に酸化膜２１を形成する。そ
して酸化膜２１を選択的に開孔し、これをマスクとして
シリコンの異方性エッチングを施すことによりにより、
基板１の厚さ方向に延びるトレンチ４を形成する（図
１）。この時、トレンチ４の開孔部の形状５及び底部の
形状６はいずれも角張っている。次に犠牲酸化膜７を、
例えば９５０℃乃至１１００℃で酸素雰囲気において１
００〜３００ｎｍ程度形成し（図２）、これを除去する
（図３）。ここまでの工程は図６５乃至図６７において
示された第１従来技術の工程と同様である。

【００２５】この後、実施の形態１においては、１００
０℃以上（例えば１２１５℃）の酸素雰囲気において熱
酸化を施すことにより、ゲート酸化膜９を形成する（図
４）。

【００２６】その後の工程は第１従来技術と同様に進め
られ、トレンチＭＯＳゲート部１３２が形成される（図
５）。図５（ａ）は図５（ｂ）のＡＡ断面図であり、図
５（ｂ）はトレンチＭＯＳゲート部１３２近傍を示す平
面図である。また、図５（ｃ）は図５（ｂ）のＢＢ断面
図である。例えば従来の技術では、トレンチＭＯＳゲー
ト部１３１近傍の平面図も図５（ｂ）で表されるが、そ
のＡＡ断面及びＢＢ断面は図５（ｄ）及び図５（ｅ）に
示される。

【００２７】図６はトレンチ周辺部に拡散層を設けない
単純なキャパシタンス構造を形成した場合の印加電圧Ｖ
ｇとリーク電流Ｉｇとの関係（リーク特性）を示すグラ
フである。曲線Ｇ₁₃₁ ，Ｇ₁₃₂ はそれぞれ従来例のト
レンチ開孔部や底が角張っている場合の図５（ｄ），
（ｅ）に示すトレンチＭＯＳゲート部１３１と、本発明
を適用した図５（ａ），（ｃ）に示すトレンチＭＯＳゲ
ート部１３２の特性を示す。

【００２８】印加電圧Ｖｇは基板１とゲート電極２２と
の間に印加される。但し、トレンチＭＯＳゲート部１３
１は図７２で示された構造において、基板１上にＰ型不
純物濃度領域２とＮ型高不純物濃度領域３を形成してい
ない場合について測定した。そしてトレンチＭＯＳゲー
ト部１３１，１３２のゲート酸化膜厚がほぼ７５０オン
グストロームと等しくなるように設定されている。

【００２９】トレンチＭＯＳゲート部１３１のリーク特
性は印加電圧Ｖｇが３０Ｖを超える辺りから急激に悪化
し、絶縁破壊電圧はおよそ５５Ｖ程度であることが解
る。

【００３０】一方、トレンチＭＯＳゲート部１３２のリ
ーク特性は印加電圧Ｖｇが４０Ｖを超えても殆ど悪化せ
ず、絶縁破壊電圧も６０Ｖを超える。

【００３１】このようにゲート酸化膜９の形成条件を従
来とは異ならせることにより、トレンチ４の形状が改善
される理由は明かではない。しかし、このようにしてト
レンチ４の形状が改善される結果、トレンチＭＯＳゲー
ト部１３２は第１従来技術によって得られたトレンチＭ
ＯＳゲート部１３１と比較してリーク特性及び絶縁破壊
電圧が改善される。

【００３２】Ｃ．第２の製造方法：第２の製造方法は、
等方性プラズマエッチングを行うことにより、トレンチ
の形状をなだらかにする技術を示すものである。

【００３３】（ｃ−１）実施の形態２：図７乃至図１４
はこの発明の実施の形態２である、トレンチＭＯＳゲー
ト部１３３の形成方法を工程順に示した断面図である。
まず、実施の形態１と同様にして図１に示された構造を
得る。既述のように、トレンチ４の開孔部の形状５及び
底部の形状６はいずれも角張っている。

【００３４】この後、酸化膜２１のうち、トレンチ４の
開孔部近傍に存在する部分を選択的に除去し、酸化膜２
１をトレンチ４から距離ｘだけ退かせる（図７）。その
後、Ｏ₂ ／ＣＦ₄ 系のガスを用いて、シリコンの等方
性プラズマエッチングを行う。これにより、トレンチ４
の開孔部が面とりされ、底部の形状６ｅは丸くなって角
張った部分が無くなる。この際、詳細は後述するが、ト
レンチ４の底近傍に酸化膜系の膜９１が生成されている
（図８）。

【００３５】膜９１及び酸化膜２１を除去した後、一旦
犠牲酸化膜７を形成し（図９）、更にこれを除去するこ
とによってトレンチ４の開孔部の形状５ｆは一層なだら
かとなる（図１０）。トレンチ４の開孔部近傍を拡大す
ると、形状５ｆは直線部分Ｕを有することがあり、その
場合には直線部分Ｕと基板１の上面との成す角度θを測
定した場合にはその値は３０〜６０゜に収まる。また、
形状５ｆが直線部分Ｕを有しない場合には、形状５ｆの
有する最も曲率半径の小さな箇所から引かれた接線と基
板１の上面との成す角度をθとして測定するとこれも値
は３０〜６０゜に収まる。

【００３６】その後、１０００℃以下（例えば９５０
℃）の水蒸気雰囲気において熱酸化することによってゲ
ート酸化膜９を形成する（図１１）。実施の形態１にお
いてはゲート酸化膜９の形成のために１０００℃以上の
酸素雰囲気において熱酸化を行っていた。しかし、一旦
等方性プラズマエッチングを行った後は１０００℃以下
の水蒸気雰囲気において熱酸化を行う方が良い特性が得
られる。しかし、その理由は現在のところ良く解ってい
ない。

【００３７】この後、トレンチ４を低抵抗多結晶シリコ
ンで充填し、ゲート電極２２を形成する。更にシリコン
酸化膜１１をゲート電極２２上部に形成し、例えばＣＶ
Ｄ法によって酸化膜１２を全面に堆積させ、更にエッチ
ングを行ってゲート酸化膜９及び酸化膜１２を選択的に
残置し、トレンチＭＯＳゲート部１３３を形成する（図
１２）。この際、ゲート電極２２は図１３及び図１４に
示されるように基板１の上面よりも突出しても良い。ま
た、ゲート電極２２を形成するに際しては、上述の低抵
抗多結晶シリコン以外のものでも良く、金属膜（Ｗ，Ｍ
ｏ，Ａｌ，Ｔｉ）や金属化合物（ＷＳｉ，ＭｏＳｉ₂，
ＡｌＳｉ，ＴｉＳｉ₂）等でも良い。

【００３８】このようにして形成されたトレンチＭＯＳ
ゲート部１３３のリーク特性は図６に曲線Ｇ₁₃₃ とし
て示されている。実施の形態１で紹介されたトレンチＭ
ＯＳゲート部１３２と比較すると、印加電圧Ｖｇが低い
領域（４０Ｖ以下）ではリーク特性が１桁近く劣るもの
の、印加電圧Ｖｇが高い領域（５０Ｖ以上）ではリーク
特性は勝る。つまり、本発明を主耐圧がゲート酸化膜の
絶縁破壊電圧以下である素子に適用する場合には、トレ
ンチＭＯＳゲート部１３２の方がトレンチＭＯＳゲート
部１３３よりも適している。逆に主耐圧がゲート酸化膜
の絶縁破壊電圧以上である素子に本発明を適用する場合
には、トレンチＭＯＳゲート部１３３の方がトレンチＭ
ＯＳゲート部１３２よりも適している。

【００３９】もし実施の形態２において、ゲート酸化膜
９の形成のために１０００℃以上の酸素雰囲気において
熱酸化を行うと、得られるトレンチＭＯＳゲート部のリ
ーク特性は、印加電圧Ｖｇが高い領域（５０Ｖ以上）に
おいてトレンチＭＯＳゲート部１３２とほぼ同等か、そ
れよりも劣る。

【００４０】なお、酸化膜２１がトレンチ４の開孔部か
ら退く距離ｘは１００ｎｍ以上４００ｎｍ以下であるこ
とが望ましい。図１５は距離ｘが１００ｎｍ未満の場合
に、図１６は距離ｘが４００ｎｍよりも大きい場合に、
それぞれ等方性プラズマエッチングを行った場合のトレ
ンチ４の開孔部近傍を拡大した断面図である。破線は等
方性プラズマエッチングされない時点での基板１の形状
を示している。

【００４１】距離ｘが１００ｎｍ未満の場合にはトレン
チ４の開孔部は角５１が生じ、距離ｘが４００ｎｍより
も大きい場合には基板１の厚さ方向のエッチングが進
み、トレンチ４の開孔部は酸化膜２１の形状をそのまま
反映して面とりされない。そのため距離ｘは１００ｎｍ
以上４００ｎｍ以下であることが望ましいのである。

【００４２】また、等方性プラズマエッチングにおいて
用いられるガスの比率Ｒ＝Ｏ₂ ／ＣＦ₄ は１＜Ｒ＜５
であることが望ましい。図１７はガスの比率Ｒを変化さ
せたときのシリコンのエッチングレートと、酸化膜系の
膜のデポジションレートとがどのように変化するかを示
すグラフである。ガスの比率Ｒを高める程エッチングレ
ートは低下し、膜のデポジションレートは上昇すること
が示されている。

【００４３】Ｒが１以下であれば、エッチングレートは
５０ｎｍ／ｍｉｎにも及び、その一方では殆ど膜は堆積
しないので、エッチング表面は平滑化されず、むしろ表
面荒れを起こす。しかし、Ｒ＞１であれば、エッチング
表面は平滑化される。図１８はＲが１より大なる場合に
おけるシリコン（例えば基板１）のエッチングされる面
の断面を誇張して示す断面模式図である。破線はエッチ
ングされる前のシリコンの形状を示す。酸化膜系の膜９
２が堆積することで凹部が充填され、エッチングされる
ことで凸部が消失する。その結果エッチングされる面の
形状が平滑化されると考えられる。

【００４４】但し、Ｒが５以上であれば、シリコンのエ
ッチングレートと、酸化膜系の膜のデポジションレート
とがほぼ等しくなる。このため、実質的なエッチングレ
ートが１５ｎｍ／ｍｉｎ以下となり、トレンチ４の開孔
部の面とり等に必要な２００〜３００ｎｍのエッチング
には数十分要する。これは生産性を著しく低下させ、且
つエッチング中の試料の温度の制御も困難となり実際的
ではない。従ってＲ＜５であることが望ましい。

【００４５】このようにシリコンのエッチングの際に同
時に膜の堆積を行わせることによってトレンチ４の内壁
を平滑化することができるので、トレンチＭＯＳゲート
部１３３の耐圧が高められると考えられる。

【００４６】図１９はガスの比率Ｒを変化させたときの
トレンチＭＯＳゲート部１３３の耐圧の変化を示すグラ
フであり、Ｒが３以下の領域で実測されている。Ｒ＞３
では実測されていないが、グラフの上側の枝Ｌ１は酸化
膜系の膜のデポジションレートから予想される耐圧であ
り、グラフの下側の枝Ｌ２はエッチングレートから予想
される耐圧である。従って、実際にはこれらの枝Ｌ１，
Ｌ２の間の領域の耐圧が得られるものと思われる。

【００４７】（ｃ−２）実施の形態３：実施の形態２に
おいて犠牲酸化膜７を形成／除去する工程を省いても、
第１の従来技術で紹介されたトレンチＭＯＳゲート部１
３１よりもその特性は改善される。この場合に形成され
るトレンチＭＯＳゲート部１３４のリーク特性は図６に
おいて曲線Ｇ₁₃₄ で示されている。

【００４８】トレンチＭＯＳゲート部１３４のリーク特
性はトレンチＭＯＳゲート部１３１よりもリーク電流が
抑制され、耐圧も向上するが、トレンチＭＯＳゲート部
１３３と比較するとそのリーク特性は劣る。これは犠牲
酸化膜７を形成／除去する工程によってトレンチの開孔
部の形状が一層丸くなるか、そうでないかに起因するも
のと思われる。

【００４９】従って、数十Ａ以上の大容量の電流を扱う
素子に本発明を適用する場合には、ターンオン／ターン
オフ時にゲートにおいて生じる変位電流が大きいため、
ゲート耐圧を高める必要があり、実施の形態２を適用す
ることが望ましい。

【００５０】しかし、リーク電流Ｉｇが１０^-8Ａ程度以
下ではトレンチＭＯＳゲート部１３３，１３４の間でリ
ーク特性の差異は小さいので、工程が少ないトレンチＭ
ＯＳゲート部１３４の方がコストパフォーマンス上有利
である。つまり実施の形態２及び実施の形態３は適用さ
れる素子の用途に応じて使い分けて適用することができ
る。

【００５１】（ｃ−３）比較例：なお、図６には比較の
ために基板１の表面に平行なタイプのＭＯＳゲート構造
１３５のリーク特性も曲線Ｇ₁₃₅ として示している。
図２０はＭＯＳゲート構造１３５の構成を例示する断面
図である。分離酸化膜Ｆによって囲まれてゲート酸化膜
９が基板１上に形成され、その上にゲート電極２２が形
成され、ゲート電極２２はシリコン酸化膜１１によって
覆われる。ゲート酸化膜９は実施の形態２と同様に１０
００℃以下の水蒸気雰囲気での熱酸化によって形成され
る。印加電圧Ｖｇは基板１及びゲート電極２２の間に印
加される。

【００５２】トレンチＭＯＳゲート部１３２，１３３，
１３４はＭＯＳゲート構造１３５と比較してやや劣るも
のの、これに近い良好な特性を得ることができることが
図６から解る。

【００５３】（ｃ−４）パワー素子への適用：実施の形
態１乃至実施の形態３で示されたトレンチＭＯＳゲート
部１３２，１３３，１３４は各種の縦型パワー素子に適
用することができる。

【００５４】図２１はトレンチゲート型ＭＯＳＦＥＴ１
００の構造を示す断面図である。Ｎ型半導体基板１上に
Ｐ型不純物濃度領域２が、Ｐ型不純物濃度領域２の上面
内に選択的にＮ型高不純物濃度領域３が、それぞれ形成
されている。そしてＰ型不純物濃度領域２、Ｎ型高不純
物濃度領域３を貫通し、Ｎ型半導体基板１に達するトレ
ンチが掘られ、トレンチＭＯＳゲート部１３が形成され
ている。そしてソース電極１４ａがＰ型不純物濃度領域
２上にＮ型高不純物濃度領域３と接して形成されてお
り、ドレイン電極１４ｃがＮ型半導体基板１に接して形
成されている。このトレンチＭＯＳゲート部１３に本発
明を適用することによりリーク特性を改善することがで
きる。

【００５５】図２２は他のトレンチゲート型ＭＯＳＦＥ
Ｔ２００の構造を示す断面図である。トレンチゲート型
ＭＯＳＦＥＴ１００と比較してＮ⁺ 層１ｂをドレイン
電極１４ｃとＮ型半導体基板１との間に介在させた構成
となっている。このような素子にも本発明を適用するこ
とができる。

【００５６】トレンチゲート型ＭＯＳＦＥＴは、従来の
ＭＯＳＦＥＴの構造に比べて高集積化されるためにＯＮ
抵抗が低下するという改善がなされる。この様なパワー
デバイスに対して本発明のトレンチＭＯＳゲート部形成
方法を用いると、ゲート電極２２近傍での電界集中が抑
制されるので、ゲート耐圧が改善されるという効果があ
る。

【００５７】図２３はトレンチゲート型ＩＧＢＴ（絶縁
ゲート型バイポーラトランジスタ）３００の構造を例示
する断面図である。トレンチゲート型ＭＯＳＦＥＴ２０
０のＮ⁺ 層１ｂの下面（Ｎ型半導体基板１が設けられ
ていない面）に更にＰ⁺ 層１ｃを設けた構成を有して
いる。この場合、Ｐ⁺ 層１ｃに接してコレクタ電極１
４ｂが設けられる。トレンチゲート型ＭＯＳＦＥＴ２０
０におけるソース電極１４ａはトレンチゲート型ＩＧＢ
Ｔ３００においてはエミッタ電極として機能する。ゲー
ト電極２２に所定の電位を印加する事により、ゲート酸
化膜９の周囲のＰ型不純物濃度領域２にチャネル領域１
５が形成される。

【００５８】図２４〜図２７は、トレンチゲート型ＩＧ
ＢＴやトレンチゲート型ＭＯＳＦＥＴの上部構造を示す
平面図である。トレンチゲート型ＭＯＳＦＥＴ１００，
２００やトレンチゲート型ＩＧＢＴ３００はこれらの平
面図で示されるような構造をとることができる。但し、
図２６や図２７に示された上部構造をとる場合には、そ
の断面図でみた構造は図２２や図２３で示された構造と
はやや異なる。

【００５９】図２８は図２６の一部分を抜き出して示し
たものである。図２９及び図３０はそれぞれ、図２８の
ＡＡ断面及びＢＢ断面を示す断面図である。図２９及び
図３０は図２２で示された構造とは異なっている。

【００６０】図３１はトレンチＭＯＳゲート部１３を有
する横型トレンチゲート型ＭＯＳＦＥＴ４００を示す断
面図である。横型トレンチゲート型ＭＯＳＦＥＴ４００
は、図２２に示されたトレンチゲート型ＭＯＳＦＥＴ２
００からＮ⁺ 層１ｂ及びドレイン電極１４ｃを省略し
た構成を有しており、電極１４ａの一方はソース電極と
して、他方はドレイン電極として、それぞれ機能する。

【００６１】横型ＭＯＳＦＥＴにトレンチゲート構造を
適用した横型トレンチゲート型ＭＯＳＦＥＴは、従来の
横型ＭＯＳＦＥＴに比べてチャネル１５の長さが長くな
り、微細化することにより生じる短チャネル効果を防ぐ
ことができる。図３２はトレンチ型ＭＣＴ（ＭＯＳ Ｃ
ｏｎｔｒｏｌｌｅｄ Ｔｈｙｒｉｓｔｏｒ）５００の構
造を示す断面図である。

【００６２】これらの素子のトレンチＭＯＳゲート部１
３にも実施の形態１乃至実施の形態３で示された製造方
法を適用することができる。その場合、異方性エッチン
グにより生じたトレンチ４の内壁のダメージ、汚染が取
り除かれるので、チャネルにおけるキャリア移動度が改
善される。従ってＯＮ状態でのチャネル抵抗が減少して
素子全体のＯＮ抵抗が低くなる。

【００６３】また図３３はトレンチ型ダイオード６００
の構造を示す断面図である。このような構造においては
オン状態ではゲート電極２２に正電位を印加しないが、
オフ状態ではゲート電極２２に負電位を印加するので、
電界集中を回避する事ができる。

【００６４】Ｄ．第３の製造方法：第３の製造方法では
犠牲酸化膜を２回形成する技術を示す。

【００６５】（ｄ−１）実施の形態４：図３４〜図４３
はこの発明の一実施の形態である、トレンチＭＯＳゲー
ト部の形成方法を工程順に示した断面図である。まず従
来の技術と同様にして基板１上にＰ型不純物濃度領域２
とＮ型高不純物濃度領域３を形成し、これらの上面に酸
化膜２１を形成する。そして酸化膜２１をＮ型高不純物
濃度領域３の上部において選択的に開孔する。そして異
方性エッチングにより、Ｐ型不純物濃度領域２とＮ型高
不純物濃度領域３を貫通するトレンチ４を形成する（図
３４）。この時、トレンチ４の開孔部の形状５及び底部
の形状６はいずれも角張っている。

【００６６】次に図３５において、比較的高い温度Ｔ_H
で、酸素雰囲気でトレンチ４の内部にシリコン酸化膜
７を形成する。温度Ｔ_H は１０００℃以上であり、例
えば１１００℃を用いる。また雰囲気は例えば１００％
酸素雰囲気を用いる。１０００℃以上で形成された酸化
膜は柔らかくなるので、トレンチ４の開孔部は形状５ｇ
が示すように丸くなる。そしてシリコン酸化膜７，２１
をエッチングにより除去する（図３６）。

【００６７】さらに、スチーム雰囲気でトレンチ４の内
部にシリコン酸化膜８を形成する（図３７）。このよう
な条件においてシリコン酸化膜８の形成を行うと、トレ
ンチ４の底部の形状６ｂは丸くなり、開孔部の形状も更
に丸くなって形状５ｂを呈する。この際に用いられる温
度Ｔ_L は温度Ｔ_H よりも低く、例えば９５０℃を用い
る。

【００６８】一般にトレンチ４のアスペクト比、即ちト
レンチ４の開孔部の寸法と深さとの比が２〜３０のトレ
ンチ４に対してこの発明を適用する場合には、上記のシ
リコン酸化膜７，８の膜厚を開孔部の寸法の１／２０〜
１／５程度に選択することができる。即ち、幅１μｍの
トレンチ４に対して形成されるシリコン酸化膜７，８の
膜厚は、５０〜２００ｎｍ程度、例えば１００ｎｍに選
択される。

【００６９】次に図３８においてシリコン酸化膜８をエ
ッチングにより除去する。このように上記条件で２回に
わたってシリコン酸化膜７，８を形成し、除去すること
により、トレンチ４の形状は、形状５ｂ，６ｂが示すよ
うに開孔部及び底部共に丸くなる。

【００７０】次に、トレンチ４の内部にゲート酸化膜９
としてシリコン酸化膜を形成する（図３９）。トレンチ
４の形状は開孔部及び底部共に丸くなるので、従来の技
術で生じていたゲート酸化膜９が薄くなるという現象が
防止され、トレンチ４内部にゲート酸化膜９が均一に形
成できる。

【００７１】次に、ここまでの工程で得られた構造の上
面に低抵抗多結晶シリコン１０を堆積させ、ゲート酸化
膜９を介してトレンチ４を低抵抗多結晶シリコン１０で
充填する（図４０）。そして、エッチング技術により低
抵抗多結晶シリコン１０を選択的に残置し、トレンチ４
の内部に低抵抗多結晶シリコン１０からなるゲート電極
２２を形成する。更にシリコン酸化膜１１をゲート電極
２２上部に形成し（図４１）、例えばＣＶＤ法によって
酸化膜１２を全面に堆積させる（図４２）。更にエッチ
ングを行って酸化膜１２を選択的に残置し、トレンチＭ
ＯＳゲート部１３を形成する（図４３）。

【００７２】以上の様にして形成されたトレンチＭＯＳ
ゲート部１３において、トレンチ４の開孔部及び底部で
ゲート酸化膜９が薄くなるという現象が防止されるの
で、ゲート電極２２にゲート電圧を与えた場合に、この
箇所で電界が集中することも回避される。よってゲート
酸化膜９のリーク電流が抑制され、ゲート破壊も回避さ
れる。

【００７３】良好なＭＯＳゲート特性を得るためには、
工程が複雑にはなるが、請求項３に示した様に、一回目
の犠牲酸化膜形成を１０００℃以上の温度Ｔ_H で行う
ことにより、トレンチ４を異方性エッチングで掘ったこ
とによって生じたトレンチ４の周囲の半導体（基板１、
Ｐ型不純物濃度領域２、Ｎ型高不純物濃度領域３）の欠
陥をアニール効果により低減すると同時にトレンチ４の
内壁近傍にゲッタリングすることができる。

【００７４】そして、その後で温度Ｔ_H よりも低い温
度Ｔ_L で二回目の犠牲酸化膜形成を行うので、一旦ト
レンチ４の内壁近傍へゲッタリングした欠陥をシリコン
酸化膜８中に吸い出すことができる。従ってトレンチ４
周辺の半導体の欠陥を従来よりも低減することができ
る。

【００７５】欠陥が低減することにより、ゲート電極２
２に所定の電位を与えたときに、トレンチ４の周囲の半
導体に形成するチャネルにおけるキャリアの移動度を改
善することができる。

【００７６】実施の形態４に示された製造方法を、図２
３に示されたトレンチゲート型ＩＧＢＴ３００のトレン
チＭＯＳゲート部１３の形成に適用することにより、Ｏ
Ｎ電圧を改善することができる。

【００７７】図４４はトレンチゲート型ＩＧＢＴの基本
特性であるＯＮ電圧を示している。条件Ａは本発明を適
用して得られたトレンチゲート型ＩＧＢＴ１００のＯＮ
電圧である。一方、条件Ｂは一回目と二回目の犠牲酸化
条件を反対にした場合に得られるトレンチＭＯＳゲート
部を有するトレンチゲート型ＩＧＢＴのＯＮ電圧であ
る。また、条件Ｃは従来の製造方法によって得られたト
レンチＭＯＳゲート部を有するトレンチゲート型ＩＧＢ
ＴのＯＮ電圧である。ただし、ターンオフ時間は各条件
とも一定（２００ｎｓ）である。

【００７８】図４４から解るように、この実施の形態で
示したトレンチＭＯＳゲート部の形成方法を用いること
により、トレンチゲート型ＩＧＢＴのＯＮ電圧を低くす
ることができる。これにより電力損失は大きく改善され
る。

【００７９】つまり、トレンチ４の形状が丸くなり、基
板１のトレンチ内壁の汚染やトレンチ近傍の欠陥や残留
応力が低減され、チャネル領域１５における界面準位や
キャリアの移動度が改善されるので、トレンチＭＯＳゲ
ートの特性が向上する。その結果、パワーデバイスの基
本特性であるＯＮ電圧が低下し、スイッチング特性も改
善されるので、電力損失が低下するのである。

【００８０】実施の形態４に示された製造方法を、図２
１及び図２２にそれぞれ示されたトレンチゲート型ＭＯ
ＳＦＥＴ１００，２００、図３１に示された横型トレン
チゲート型ＭＯＳＦＥＴ４００、図３２に示されたトレ
ンチ型ＭＣＴ５００に対して適用することができる。こ
の様なパワーデバイスに対して実施の形態４を適用する
と、チャネル領域１５の電子の移動度が上昇するという
改善がなされる。

【００８１】また、当然、実施の形態４を図３３に示さ
れたトレンチ型ダイオード６００に適用することもでき
る。

【００８２】（ｄ−２）実施の形態５：実施の形態４に
おいては一回目の犠牲酸化によって形成されるシリコン
酸化膜７の膜厚をトレンチ４の開孔部の寸法の１／２０
〜１／５程度に選択していた。しかし１／１０以上に選
択すれば、更にトレンチ４の開孔部の形状は丸くなり、
二回目の犠牲酸化を省略してシリコン酸化膜８を形成し
なくてもゲート酸化膜９の耐圧が改善できる。よって、
工程の簡略化を図ることができる。

【００８３】但し、トレンチ４を埋め尽くしてトレンチ
４の底部を歪ませないように、シリコン酸化膜７の膜厚
はトレンチ４の開孔部の寸法の３／１０以下に選択する
ことが望ましい。

【００８４】（ｄ−３）材料の選択：半導体基板１の材
料として、ＳｉＣ_x （０＜ｘ＜１）もしくはＳｉＧｅ_y
（０＜ｙ＜１）のような半導体化合物を用いることに
より、更に利点を得ることができる。

【００８５】基板としてＳｉＣ_x を用いた場合には、
そのバンドギャップが大きいので、高い温度においても
使用でき、また高い耐圧に対応する素子においてはその
厚さを低減する事ができる。また、ＳｉＧｅ_y を用い
た場合には、そのバンドギャップが小さく、移動度も大
きいので、素子の高速動作を図ることができる。

【００８６】Ｅ．第４の製造方法：第４の製造方法はＳ
ＯＩ構造においてトレンチ分離を行う技術について示
す。

【００８７】（ｅ−１）実施の形態６：実施の形態６は
実施の形態１と同様に、トレンチの内壁に形成する酸化
膜を１０００℃以上、酸素雰囲気で形成する技術を示し
ている。

【００８８】以下、実施の形態６を第２従来技術に対比
させて説明する。第２の従来技術と同様にして、シリコ
ンからなる基板１ｅ，１ｄをシリコン酸化膜２５を介し
て貼り合せ、半導体基板１ｅの上部においてＰ層４１、
Ｎ⁺ 層４２を選択的に形成する。そして半導体基板１
ｅの上方の全面にシリコン酸化膜４３を形成する（図７
３）。そしてシリコン酸化膜４３を、Ｐ層４１、Ｎ⁺
層４２の一部が露呈するように、選択的に除去し（図７
４）、残置されたシリコン酸化膜４３をマスクとしてシ
リコンのエッチングを行う。これによって半導体基板１
ｅは選択的に掘り下げられ、トレンチ４４が穿孔される
（図７５）。

【００８９】この後、熱酸化することによりトレンチ４
４の内壁に犠牲酸化膜４５を一旦形成し（図７６）、そ
の後シリコン酸化膜のエッチングを行う。これによって
シリコン酸化膜２５の一部並びに犠牲酸化膜４５及びシ
リコン酸化膜４３の全てが除去され、トレンチ４４は半
導体基板１ｅの底よりも低く掘り下げられる（図７
７）。

【００９０】ここまでは第２従来技術と同様であるが、
１０００℃以上の酸素雰囲気において熱酸化することに
より、残置された半導体基板１ｅ（Ｐ層４１、Ｎ⁺ 層
４２を含む）の周囲に分離酸化膜４６を形成する。図４
５は実施の形態６におけるここまでの工程で得られた構
造を示す断面図である。このようにして分離酸化膜４６
を形成することにより、実施の形態１で示されたのと同
様、半導体基板１ｅの角が丸められる。例えばトレンチ
４４の底部４４ｃは、図７８において示された底部４４
ｂよりも丸くなる。

【００９１】この後に第２従来技術と同様の工程（即ち
トレンチ４４を多結晶シリコン４７で充填し、フィール
ド酸化膜４８によって多結晶シリコン４７を覆い、所定
の不純物層を形成する工程）を進めて横型ＩＧＢＴを形
成する。図４６はこのようにして製造された横型ＩＧＢ
Ｔの構造を示す断面図である。

【００９２】このようにして横型ＩＧＢＴを構成した場
合、トレンチ構造を有する分離部１３ｂは、第２従来技
術で示された分離部１３ａと比較して、分離酸化膜４６
が局所的に薄くなるということがない。このため、分離
耐圧が低下するという問題点を解消することができる。

【００９３】（ｅ−２）実施の形態７：図４７乃至図５
５はこの発明の請求項１０〜１４にかかる半導体装置の
製造方法を工程順に示す断面図である。

【００９４】まず第２従来技術と同様にして図７５にお
いて示された構造を得る。その後シリコン酸化膜の等方
性エッチングを行って、トレンチエッチングマスクであ
るシリコン酸化膜４３が横方向にエッチングされ後退す
ると同時に、トレンチ４４の下において、シリコン酸化
膜２５には凹部６１が形成される。そして基板１ｅの角
が凹部６１において距離ｘだけ露出する（図４７）。

【００９５】次いでシリコンの等方性エッチングを行う
ことにより、凹部６１において露出していた基板１ｅの
角が丸められ、トレンチ４４の底部４４ｅは面とりされ
る。その後、シリコンの等方性エッチングにおいて堆積
する酸化膜系の膜を除去する（図４８）。実施の形態２
と同様、距離ｘは１００〜４００ｎｍであることが望ま
しい。また、エッチングガスはＯ₂ ／ＣＦ₄ 系ガスを
用い、その比率は１＜Ｒ＜５であることが望ましい。

【００９６】その後熱酸化することによりトレンチ４４
の内壁に犠牲酸化膜４５を一旦形成し（図４９）、その
後シリコン酸化膜のエッチングを行う。これによって犠
牲酸化膜４５及びシリコン酸化膜４３の全てが除去さ
れ、トレンチ４４の底部４４ｆは一層丸められる（図５
０）。そして１０００℃以下の水蒸気雰囲気において熱
酸化することにより、残置された半導体基板１ｅ（Ｐ層
４１、Ｎ⁺ 層４２を含む）の周囲に分離酸化膜４６を
形成する（図５１）。

【００９７】図５１で得られた構造の全面に多結晶シリ
コン４７を堆積させ、トレンチ４４（凹部６１を含む）
を多結晶シリコン４７で充填する（図５２）。その後半
導体基板１ｅの上方に存在する多結晶シリコン４７を選
択的に除去してトレンチ４４内部にのみ多結晶シリコン
４７を残置させ（図５３）、フィールド酸化膜４８によ
って多結晶シリコン４７を覆う。この際、フィールド酸
化膜４８は半導体基板１ｅの表面においてＰ層４１、Ｎ
⁺ 層４２の間にも設けられる（図５４）。その後更に
所定の不純物層を形成して、トレンチ構造を有する分離
部１３ｃによって分離されつつ、横型ＩＧＢＴが形成さ
れる（図５５）。

【００９８】このようにして形成された分離部１３ｃに
おいても、分離酸化膜４６が局所的に薄くなるというこ
とがない。このため、分離耐圧が低下するという問題点
を解消することができる。

【００９９】なお、図４７において示されたシリコン酸
化膜のエッチングの際、シリコン酸化膜４３がトレンチ
４４の開孔部から距離ｙだけ退いてもよい。例えばシリ
コン酸化膜４３の厚さが距離ｘに対して十分厚ければこ
れをレジストなどで覆う必要はない。その結果Ｐ層４
１、Ｎ⁺ 層４２がトレンチ４４に距離ｙだけ露呈して
も、距離ｙは距離ｘとほぼ同程度の寸法であるので、シ
リコンの等方性エッチングを行うことによりトレンチ４
４の開孔部４４ｄも丸められる。これは本発明の副次的
な好ましい効果である。しかし、開孔部４４ｄはその後
フィールド酸化膜４８によって覆われてしまうので、本
発明の効果を妨げるものでもない。

【０１００】また実施の形態３と同様に、犠牲酸化膜４
５の形成／除去を省いても、トレンチ４４の底部４４ｅ
は面とりされているので、第２の従来技術と比較して分
離酸化膜４６が局所的に薄くなることを抑制できる。

【０１０１】（ｅ−３）実施の形態８：図５６乃至図６
１はこの発明の請求項１５〜１６にかかる半導体装置の
製造方法を工程順に示す断面図である。

【０１０２】まず第２従来技術と同様にして図７７にお
いて示された構造を得る。例えばシリコン酸化膜２５は
２００〜３００ｎｍの深さにエッチングされてトレンチ
４４が伸びる。この後、多結晶シリコン７１を２００〜
３００ｎｍの厚さで全面に堆積させる。これによってト
レンチ４４の内面には多結晶シリコン７１が露呈するこ
とになる（図５６）。一般に多結晶シリコンは段差被覆
性が良好であるので、トレンチ４４の底部４４ｂにおい
て基板１ｅの角が張り出していてもトレンチのこの角を
覆っている。

【０１０３】そして８００〜１２５０℃の熱酸化を行っ
て多結晶シリコン７１をシリコン酸化膜７２にする（図
５７）。この結果分離酸化膜として機能するシリコン酸
化膜７２は厚さが２００〜３００ｎｍであって、局所的
に薄くなるということはない。

【０１０４】更に第２従来技術、実施の形態７と同様に
して多結晶シリコン４７を堆積させ、トレンチ４４を多
結晶シリコン４７で充填する（図５８）。その後半導体
基板１ｅの上方に存在する多結晶シリコン４７を選択的
に除去してトレンチ４４内部にのみ多結晶シリコン４７
を残置させ（図５９）、フィールド酸化膜４８によって
多結晶シリコン４７を覆い（図６０）、所定の不純物層
を形成して、トレンチ構造を有する分離部１３ｄによっ
て分離されつつ、横型ＩＧＢＴが形成される（図６
１）。

【０１０５】このようにして形成された分離部１３ｄに
おいても、分離耐圧が低下するという問題点を解消する
ことができる。

【０１０６】（ｅ−４）素子分離の他の例：実施の形態
６乃至実施の形態８においては横型ＩＧＢＴ同士の分離
に分離部１３ｂ，１３ｃ，１３ｄを用いた場合について
説明したが、異なる素子間の分離においても勿論上記実
施の形態を適用することができる。

【０１０７】図６２は横型ダイオード、横型ＩＧＢＴ、
ＭＯＳＦＥＴを互いに分離した様子を示す断面図であ
り、実施の形態６及び実施の形態７が適用された場合を
示している。基板１ｅは分離部の底部において丸められ
ており、この部分でシリコン酸化膜が局所的に薄くなる
ことがない。

【０１０８】（ｅ−５）実施の形態９：実施の形態４に
示した条件の下で二回の酸化を行うことにより得られる
トレンチ４の形状の整形は、トレンチ分離に適用するこ
とができる。図６３は、実施の形態４で示されたトレン
チ形成プロセスをトレンチ分離に適用した、高耐圧パワ
ーＩＣ中の横型ＩＧＢＴ７００を示す断面図である。

【０１０９】横型ＩＧＢＴ７００は、半導体基板１ｅに
おいて形成されている。半導体基板１ｅは、半導体基板
１ｄ上に形成されたシリコン酸化膜２５の直上に重ねて
形成されている。分離部１３ｅは、シリコン酸化膜９ａ
を形成後、多結晶シリコン１０を充填する事によって形
成される。但し、多結晶シリコン１０はゲートとしては
機能せず、分離部１３ｅはデバイス間の分離に用いられ
る。また、分離部１３ｅの幅が狭い（例えば１μｍ以
下）場合や、幅が広くても厚膜のＣＶＤシリコン酸化膜
を短時間（例えば数時間）で形成できる場合には、分離
部１３ｅを全てシリコン酸化膜９ａで充真しても良く、
多結晶シリコン１０を用いる必要はない。更に、多結晶
シリコン１０のかわりに、他の膜（例えばシリコン窒化
膜）を用いても良い。

【０１１０】実施の形態４で示されたトレンチ形成プロ
セスを用いて分離部１３ｅを形成する事により、この分
離部分でのリーク（もれ）が少なくなる等の利点が得ら
れる。

【０１１１】図６４は、図６２と同様に横型ダイオー
ド、横型ＩＧＢＴ、ＭＯＳＦＥＴを互いに分離した様子
を示す断面図であり、実施の形態９を適用した場合を示
す。

【０１１２】

【発明の効果】本発明にかかる半導体装置によれば、制
御電極層が主面の上方に至るので、外部との接続が可能
であり、かつこれが覆う溝部の端部における電界集中が
回避できる。

【図面の簡単な説明】

【図１】 この発明にかかる実施の形態１を工程順に示
す断面図である。

【図２】 この発明にかかる実施の形態１を工程順に示
す断面図である。

【図３】 この発明にかかる実施の形態１を工程順に示
す断面図である。

【図４】 この発明にかかる実施の形態１を工程順に示
す断面図である。

【図５】 この発明にかかる実施の形態１を工程順に示
す断面図である。

【図６】 この発明にかかる実施の形態１の効果を示す
グラフである。

【図７】 この発明にかかる実施の形態２を工程順に示
す断面図である。

【図８】 この発明にかかる実施の形態２を工程順に示
す断面図である。

【図９】 この発明にかかる実施の形態２を工程順に示
す断面図である。

【図１０】 この発明にかかる実施の形態２を工程順に
示す断面図である。

【図１１】 この発明にかかる実施の形態２を工程順に
示す断面図である。

【図１２】 この発明にかかる実施の形態２を工程順に
示す断面図である。

【図１３】 この発明にかかる実施の形態２を工程順に
示す断面図である。

【図１４】 この発明にかかる実施の形態２を工程順に
示す断面図である。

【図１５】 この発明にかかる実施の形態２を説明する
断面図である。

【図１６】 この発明にかかる実施の形態２を説明する
断面図である。

【図１７】 この発明にかかる実施の形態２を説明する
グラフである。

【図１８】 この発明にかかる実施の形態２を説明する
断面模式図である。

【図１９】 この発明にかかる実施の形態２を説明する
グラフである。

【図２０】 比較例の構成を例示する断面図である。

【図２１】 実施の形態１乃至実施の形態３の適用され
る素子の断面図である。

【図２２】 実施の形態１乃至実施の形態３の適用され
る素子の断面図である。

【図２３】 実施の形態１乃至実施の形態３の適用され
る素子の断面図である。

【図２４】 実施の形態１乃至実施の形態３の適用され
る素子の平面図である。

【図２５】 実施の形態１乃至実施の形態３の適用され
る素子の平面図である。

【図２６】 実施の形態１乃至実施の形態３の適用され
る素子の平面図である。

【図２７】 実施の形態１乃至実施の形態３の適用され
る素子の平面図である。

【図２８】 実施の形態１乃至実施の形態３の適用され
る素子の平面図である。

【図２９】 実施の形態１乃至実施の形態３の適用され
る素子の断面図である。

【図３０】 実施の形態１乃至実施の形態３の適用され
る素子の断面図である。

【図３１】 実施の形態１乃至実施の形態３の適用され
る素子の断面図である。

【図３２】 実施の形態１乃至実施の形態３の適用され
る素子の断面図である。

【図３３】 実施の形態１乃至実施の形態３の適用され
る素子の断面図である。

【図３４】 この発明にかかる実施の形態４を工程順に
示す断面図である。

【図３５】 この発明にかかる実施の形態４を工程順に
示す断面図である。

【図３６】 この発明にかかる実施の形態４を工程順に
示す断面図である。

【図３７】 この発明にかかる実施の形態４を工程順に
示す断面図である。

【図３８】 この発明にかかる実施の形態４を工程順に
示す断面図である。

【図３９】 この発明にかかる実施の形態４を工程順に
示す断面図である。

【図４０】 この発明にかかる実施の形態４を工程順に
示す断面図である。

【図４１】 この発明にかかる実施の形態４を工程順に
示す断面図である。

【図４２】 この発明にかかる実施の形態４を工程順に
示す断面図である。

【図４３】 この発明にかかる実施の形態４を工程順に
示す断面図である。

【図４４】 この発明にかかる実施の形態４の効果を示
す説明図である。

【図４５】 この発明にかかる実施の形態６を工程順に
示す断面図である。

【図４６】 この発明にかかる実施の形態６を工程順に
示す断面図である。

【図４７】 この発明にかかる実施の形態７を工程順に
示す断面図である。

【図４８】 この発明にかかる実施の形態７を工程順に
示す断面図である。

【図４９】 この発明にかかる実施の形態７を工程順に
示す断面図である。

【図５０】 この発明にかかる実施の形態７を工程順に
示す断面図である。

【図５１】 この発明にかかる実施の形態７を工程順に
示す断面図である。

【図５２】 この発明にかかる実施の形態７を工程順に
示す断面図である。

【図５３】 この発明にかかる実施の形態７を工程順に
示す断面図である。

【図５４】 この発明にかかる実施の形態７を工程順に
示す断面図である。

【図５５】 この発明にかかる実施の形態７を工程順に
示す断面図である。

【図５６】 この発明にかかる実施の形態８を工程順に
示す断面図である。

【図５７】 この発明にかかる実施の形態８を工程順に
示す断面図である。

【図５８】 この発明にかかる実施の形態８を工程順に
示す断面図である。

【図５９】 この発明にかかる実施の形態８を工程順に
示す断面図である。

【図６０】 この発明にかかる実施の形態８を工程順に
示す断面図である。

【図６１】 この発明にかかる実施の形態８を工程順に
示す断面図である。

【図６２】 この発明にかかる実施の形態８を示す断面
図である。

【図６３】 この発明にかかる実施の形態９を示す断面
図である。

【図６４】 この発明にかかる実施の形態９を示す断面
図である。

【図６５】 第１従来技術を工程順に示す断面図であ
る。

【図６６】 第１従来技術を工程順に示す断面図であ
る。

【図６７】 第１従来技術を工程順に示す断面図であ
る。

【図６８】 第１従来技術を工程順に示す断面図であ
る。

【図６９】 第１従来技術を工程順に示す断面図であ
る。

【図７０】 第１従来技術を工程順に示す断面図であ
る。

【図７１】 第１従来技術を工程順に示す断面図であ
る。

【図７２】 第１従来技術を工程順に示す断面図であ
る。

【図７３】 第２従来技術を工程順に示す断面図であ
る。

【図７４】 第２従来技術を工程順に示す断面図であ
る。

【図７５】 第２従来技術を工程順に示す断面図であ
る。

【図７６】 第２従来技術を工程順に示す断面図であ
る。

【図７７】 第２従来技術を工程順に示す断面図であ
る。

【図７８】 第２従来技術を工程順に示す断面図であ
る。

【図７９】 第２従来技術を工程順に示す断面図であ
る。

【図８０】 第２従来技術を工程順に示す断面図であ
る。

【図８１】 第２従来技術を工程順に示す断面図であ
る。

【符号の説明】 １，１ｅ 半導体基板、７，８，７２ シリコン酸化
膜、４７，７１ 多結晶シリコン、９ ゲート酸化膜、
１３１〜１３４ トレンチＭＯＳゲート部、１３ａ〜１
３ｅ 分離部、４，４４ トレンチ、４４ａ，４４ｄ
開孔部、４４ｂ，４４ｃ，４４ｅ，４４ｆ 底部、２１
酸化膜。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６５８Ｇ ５Ｆ１４０ 21/76 ６５８Ｆ 21/762 ３０１Ｖ 27/08 ３３１ 21/76 Ｄ 29/423 Ｌ 29/49 29/58 Ｇ 29/749 29/91 Ｄ 29/786 29/74 ６０１Ａ 29/861 29/78 ６２１ (72)発明者 湊 忠玄 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 富永 修一 福岡市西区今宿東一丁目１番１号 福菱セ ミコンエンジニアリング株式会社内 (72)発明者 塩沢 勝臣 兵庫県尼崎市塚口本町八丁目１番１号 三 菱電機株式会社半導体基礎研究所内 Ｆターム(参考） 4M104 BB01 BB02 BB03 BB14 BB16 BB18 BB25 BB26 BB28 FF01 FF06 GG07 GG09 GG18 5F005 AA02 AB03 AC02 AE09 BA02 BB01 BB02 5F032 AA06 AA36 AA37 AA44 AA45 AA46 AA47 CA15 CA17 CA21 CA24 DA22 DA23 DA25 DA26 DA53 DA71 5F048 AA05 AA07 AC01 AC06 BA01 BA07 BA16 BB05 BB08 BB09 BB16 BC03 BC06 BC18 BD06 BD07 BD09 BG13 BG14 CB06 CB07 5F110 AA11 BB12 CC02 DD05 DD13 GG02 GG12 HM12 NN65 QQ03 QQ17 5F140 AA01 AA19 AA21 AA39 BA01 BA02 BA05 BB02 BC15 BE01 BE07 BF01 BF04 BF05 BF07 BF43 BG37 CC03 CC12 CE03

Claims (10)

【特許請求の範囲】
1. 【請求項１】 主面を有する半導体からなる基体と、 前記主面から所定の深さに位置する底面と、平面視上で
   所定の方向に延在する開孔部とを有して前記基体に選択
   的に形成され、前記所定の方向に平行に配列される複数
   の溝部と、 前記溝部の内壁上に形成された絶縁膜と、 前記絶縁膜を介して前記溝部の内部に充填され、前記溝
   部の前記所定の方向の端部を覆って前記主面の上方に至
   る制御電極層と、 前記制御電極層上に、前記主面より突出して形成された
   絶縁層とを備え、 前記端部における前記開孔部のエッジ及び前記端部にお
   ける前記底面の少なくとも一方が丸みを帯びた緩やかな
   面を有する半導体装置。
2. 【請求項２】 前記端部における前記開孔部の前記エッ
   ジの断面形状において、前記開孔部の前記エッジの丸み
   を有する面の曲率半径のうち、最も小さい曲率半径を有
   する面の接線と前記主面との成す角度が３０〜６０°の
   範囲であることを特徴とする請求項１記載の半導体装
   置。
3. 【請求項３】 前記端部における前記底面の断面形状が
   Ｕ字型を呈することを特徴とする請求項１記載の半導体
   装置。
4. 【請求項４】 前記絶縁層は前記溝部内において前記制
   御電極層上で前記主面より突出することを特徴とする請
   求項１記載の半導体装置。
5. 【請求項５】 前記主面内に前記所定の深さよりも浅く
   形成され、前記基体の導電型と反対の導電型の第１半導
   体層と、 前記第１半導体層内に前記基体から離れて形成され、前
   記所定の方向に沿って前記開孔部に隣接し、前記基体の
   導電型と同じ導電型の第２半導体層と、を更に備える請
   求項１記載の半導体装置。
6. 【請求項６】 前記第１半導体層と共に前記基体を挟
   み、前記基体と同じ導電型で前記基体よりも不純物濃度
   が高い第３半導体層を更に備える請求項５記載の半導体
   装置。
7. 【請求項７】 前記基体と共に前記第３半導体層を挟
   み、前記第１半導体層と同じ導電型で前記第１半導体層
   よりも不純物濃度が高い第４半導体層を更に備える請求
   項６記載の半導体装置。
8. 【請求項８】 前記主面内に前記所定の深さよりも深く
   形成され、前記基体の導電型と反対の導電型の第１半導
   体層と、 前記第１半導体層内に形成され、前記所定の方向に沿っ
   て前記開孔部に隣接し、前記基体の導電型と同じ導電型
   の第２半導体層とを更に備える請求項１記載の半導体装
   置。
9. 【請求項９】 前記主面内に前記所定の深さよりも浅く
   形成され、前記基体の導電型と反対の導電型の第１半導
   体層と、 前記主面内に前記第１半導体層よりも浅く形成され、前
   記基体と同じ導電型であって前記基体よりも不純物濃度
   が高い第２半導体層と、 前記第２半導体層内に前記第１半導体層と離れ、前記所
   定の方向に沿って前記開孔部に隣接して形成され、前記
   第１半導体層と同じ導電型で、前記第１半導体層よりも
   不純物濃度が高い第３半導体層と、 前記第１半導体層と共に前記基体を挟み、前記第２半導
   体層と同じ導電型であって前記第２半導体層よりも不純
   物濃度が高い第４半導体層と、 前記基体と共に前記第４半導体層を挟み、前記第１半導
   体層と同じ導電型で、前記第１半導体層よりも不純物濃
   度が高い第５半導体層とを更に備える、請求項１記載の
   半導体装置。
10. 【請求項１０】 前記主面内に前記所定の深さよりも浅
    く、前記所定の方向に沿って前記開孔部に隣接して形成
    され、前記基体と同じ導電型で、前記基体よりも不純物
    濃度の高い第１半導体層と、 前記主面と反対側で前記基体に接触し、前記基体の導電
    型と反対の導電型の第２半導体層とを更に備える請求項
    １記載の半導体装置。