JPH05506335A - 電力用ｍｏｓ電界効果トランジスタ - Google Patents

電力用ｍｏｓ電界効果トランジスタ

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JPH05506335A JP92505750A JP50575092A JPH05506335A JP H05506335 A JPH05506335 A JP H05506335A JP 92505750 A JP92505750 A JP 92505750A JP 50575092 A JP50575092 A JP 50575092A JP H05506335 A JPH05506335 A JP H05506335A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 電力用ＭＯ３電界効果トランジスタ 産業上の利用分野 本発明は電力用ＭＯ５電界効果トランジスタに関し、特に溝の形状内に形成され たゲート領域を有するトランジスタに関する。
背景技術 電力用ＭＯ８電界効果トランジスタ（ＭＯＳＦＥＴ）は、概ね、ドレイン領域１ ０、ソース領域１１及びゲート１２を含むＭＯＳＦＥＴの断面を示す第１図に示 された形状に構成されている。ドレイン領域１０とソース領域１１は、垂直に配 置され、ゲート１２は溝の形状内に存在する。ドレイン領域１０及びソース領域 １１は、高濃度に添加されたＮ型物質によって形成され、ゲート１２はポリシリ コンからなる。ドレイン領域１０とソース領域１１との間の層は、低濃度に添加 されたＮ型物質からなるドリフト領域１３及びＰ型の物質によって形成されたボ ディ領域１４である。絶縁層１５はゲート１２と半導体物質との間に挿入され、 絶縁領域１９は部分的にゲート１２によって囲い込まれている。絶縁層１５及び 絶縁領域１９は、概ね二酸化シリコンによって形成されている。ドレイン領域１ ０は、ドレイン電極１６に接続されている。ソース領域１１は、ソース領域１１ とボディ領域１４との間の電気的な接続を提供するソース電極１７に接続されて いる。ゲート１２は、以下に述べるような方法でチップ上のゲート電極パッドに 接続されている。
第１図に示す装置は、ゲートが接地されている時“オフ”状態にある。ドレイン 電極１６に正の電圧が印加され、ドリフト領域１３とボディ領域１４との間のＰ −Ｎ接合が逆バイアスされた時、ドリフト領域１３に電界が形成される。
電界が、第１図の１８で示される点のようなゲートの側面の角に於けるまたは角 の付近のドリフト領域１３及び絶縁＠１５との境界上でその強度が最高に達する ことは当業者にとってよく知られている。点１８に於ける電界の集中は、しばし ばその場所での電圧ブレークダウンを導き、その電圧ブレークダウンは、絶縁層 １５内に酸素トラップまたはピンホールを生み出し、かつドリフト領域１３とケ ート１２との間の短絡した回路を結果としてもたらす。その結果この種の電圧ブ レークダウンは、装置に永久的に損傷を与えかつ装置を更に使用することができ ないものとする。
従来の技術に於て、この問題を解決するため幾つかの方法が提案されてきた。例 えば、点１８に於ける絶縁層１５の角は、第２図に示すように丸められる。この 改良は、この領域に於ける電界の強さを減少させ、装置を電圧プレークチダウン に対してより抵抗力のあるものとするが、このような改良はさほど重要なもので はない。
従来の技術に於ける池の提案された改善方法は、第２図に示すように高濃度に添 加されたＰ型物質のウェル２０を形成することである。しかしながら、ウェル２ ０とドリフト領域１３との間に生み出されたＰ−Ｎ接合は、第２図の２１によっ て示される領域内の接合型電界効果トランジスタを生み出すという望まれない効 果を有する。これは、ドレイン電極１６とソース電極１７との間の電流の流れを 塞ぐ傾向がある。加えて、ウェルを形成することは、装置内で可能なセルの濃度 を減少させる。
発明の概要 本発明に基づけば、溝を有する電力用ＭＯ５ＦＥＴに於てゲートの真下のドリフ ト領域の層は、ドリフト領域のイオンのもつ導電型とは反対の導電型をもつイオ ンが添加されている。これはゲートの側面の角に隣接し、電界が最高のレベルに 達する点のドリフト領域での電界の強さを減少させるバッファとして働くドリフ ト領域内の“フリーフローティング（ｆ’ｒｅｅ　ｆ’ｌｏａｔｌｎｇ　）″シ ールド領域を生み出す。
シールド領域は、ドリフト領域の導電型と反対の導電型をもつか、またはドリフ ト領域と同一で、かつより弱い導電型をもつ不純物を添加される。
本発明に基づくシールド領域の導入は、その最大の強さに電界が達する点に於け る電界の強度を４分の１から５分の１に減少させる。更に、本発明に基づいて製 造された装置でブレークダウンが発生した時、ブレークダウンはゲート電極から ある距離にあるＰ−Ｎ接合の点で発生する。従って、ブレークダウン電圧の大き さが確定できる量になるためＭＯＳＦＥＴの信頼性が改善される。もしブレーク ダウンが発生したとしても、装置の損傷は修復できないものではない。
本発明の原理は、ＭＯＳＦＥＴと同様に、ドリフト領域が存在しないトランジス タ及び絶縁されたゲートのバイポーラトランジスタにも適用することができる。
図面の簡単な説明 第１図は、従来技術に基づくグループされた（ｇｒｏｏｖｅｄＭＯ３ＦＥＴの断 面図である。
第２図は、電圧ブレークダウンの問題を軽減するために従来技術に基づいて変形 された第１図のＭＯＳＦＥＴの断面図である。
第３図は、本発明に基づいて製造された高電圧ＭＯ３ＦＥＴの断面図である。
第４Ａ〜４Ｃ図は、半導体チップ上の第３図に示された種類のＭＯＳＦＥＴの配 列の模式的な平面図である。
第５図は、ＭＯＳＦＥＴの配列及び各々のゲート及びソース接続パッドを示す半 導体チップの平面図である。
第６Ａ〜第６Ｃ図は、第５図のゲートパッドと他の要素との接続の部分を示す図 である。
第７Ａ〜７ＡＡ図は、種々の製造工程中の本発明の実施例の簡略化された断面図 である。
第８図は、第１図に於ける装置の線Ａ−Ａに関する断面の電界強度を表わすグラ フである。
第９図は、第３図に示す装置の線Ｂ−Ｂに関する断面の電界強度を示すグラフで ある。
第１０図は本発明に基づいて製造された絶縁ゲート型バイポーラトランジスタ（ ＩＧＢＴ）の断面図である。
第１１図は、本発明に基づいて製造された他のＭＯＳＦＥＴの断面図である。
発明の詳細な説明 ）　第３図は、本発明に基づいて製造された電力用ＭＯ５ＦＥＴの断面図を示す 。第３図のＭＯＳＦＥＴは、概ね第１図に示されたＭＯＳＦＥＴに等しい。しか しながら本発明に基づけば、点１８に於ける電界の強度は、ゲート１２の直下の 絶縁層１５に隣接する領域内に添加されたＰ型イオン（ボロン等）によって形成 される他のシールド領域３゜によって概ね減少させられることが分かる。様々な 濃度のＰ型イオンをシールド領域３０内に注入することができる。
もし比較的低濃度のイオンが注入されたならば、シールド領域３０は非常に低濃 度に添加されたＮ型物質として残る。
代わって、より高濃度のＰ型イオンが、シールド領域３゜を低濃度に添加された Ｐ型物質に変換するべく注入可能である。
点１８での電界強度を制限するためシールド領域３０の動作が以下に記述される 。ドレイン電極１６に増加する電圧が印加された時、ドリフト領域とボディ領域 １４との間の逆バイアスされた接合に沿ったデプレッション領域は、ドリフト領 域１３内に向ってより長く拡張する。パンチスルー電圧に於て、このデプレッシ ョン領域はシールド領域３０と接する。このデプレッション領域とシールド領域 ３０との接触が起った時、シールド領域３０の電圧は、およそ（ａ）ボディ領域 １４の電圧と（ｂ）パンチスルー電圧の合計に等しくなり、ドレイン電極１６の 電圧が更に増加する時にもほとんど増加しない。このようにして、点１８の電界 強度の上限が決定される。
この効果は、コンピュータンミュレーションによって描かれた第８及び９図に図 示されている。第８図は、第１図に於ける線Ａ−Ａに関する断面図に沿った様々 な点の電界強度を示す。水平軸は、第１図の装置の左端部から始まり、点１８の 位置が示されている。電界は、点１８でおよそ３５×１０４Ｖ／ＣＩＩのピーク 値に達することが分かる。第９図のグラフは、第３図の線Ｂ−Ｂに関する断面図 に沿った点の電界強度を示す。同様に、水平軸上の原点は装置の左いることで、 臨界点１８の電界強度は約４．４分の１に減きることを意味する。第１図の実施 例では、点１８でのブレークダウンが起る電圧レベルは、実質上予測することが 不可能である。本発明のこの特徴は、特定のブレークダウン電圧が決定可能であ るために、高電圧のＭＯＳＦＥＴの信頼性を改良する。更に、ブレークダウンは Ｐ−Ｎ接合で起るので、デバイスは、ブレークダウン電圧が半導体物質とゲート 絶縁層との間の境界で起る通常の場合のように修復できない損傷を受けるという ことはない。
電界強度が最大値に達するゲート絶縁層の境界上の点は、実際の角、即ち境界の 鋭い折れ目である必要はない。従って、ここで用いられるように、“角（ｃｏｒ ｎｅｒ）″という言葉は、境界の曲率半径が最小に達するために、電界強度が最 大値に達するゲート絶縁層の境界上の任意の点を意味する。更に、電界強度がゲ ート絶縁層の境界上に１個以上の極大値を有するので、そのような各々の極大値 が“角”であるとみなされる。
第１〜３図の構造は、図の左端部がゲート１２の中心線に一致し、かつ図の右端 部がボディ領域１４の中心線に一致するＭＯＳＦＥＴの一部のみを表わす断面図 であることは当業者にとって容易に理解できる。ＭＯＳＦＥＴは通常、半導体チ ップ上の配列の形式で構成される。第４Ａ図は、Ｎ＋ソース領域１１によって取 囲まれ、かつゲート１２を面図は、第４Ａ図の軸４０と４１との間の線Ｃ−Ｃに 関する断面図の部分を示す。第４Ｂ図及び第４Ｃ図は、ＭＯＳＦＥＴが構成され る他の形の配列を示し、第４Ｂ図は六角形の格子を示し、第４Ｃ図は直線状のパ ターンを示す。
本発明に基づ＜ＭＯＳＦＥＴの好適実施例を製造する方法が、第７Ａ図から第７ Ｚ図を参照して述べられる。
工程は、高濃度に添加されたＮ型シリコン（第７Ａ図）からなる基板７００をと もなって始まる。基板７００の厚さは概ね２０〜２８ＩＩＩの範囲である。低濃 度に添加されたＮ型シリコン（厚さ６〜２０ＬＩ＋Ｉ）からなるエキタピシャル 層７０１は、基板７００（第７Ｂ図）上に成長させられる。
エピタキシャル層７０１は１×１０１５〜２×１０１６／Ｃ−の範囲のイオン濃 度を有する。二酸化シリコン層７０２は、続いてエピタキシャル層７０１の上に 沈積され、フォトレジスト層７０３はマスキング工程によって二酸化シリコン層 ７０２の上に沈積され、かつ二酸化シリコン層７０２の露出部分は、反応性イオ ンエツチング工程（第７Ｃ図）を用いてドライエツチングされる。次に高濃度に 添加されたＰボディ領域７０４が、拡散またはイオン注入によって形成される（ 第７Ｄ図）。続いて、二酸化シリコン層７０２及びフォトレジスト層７０３が取 除かれ、二酸化シリコン層７０５及びフォトレジスト層７０６がマスキング工程 によって形成される。続いて、二酸化シリコン層７０５かドライエツチングされ る（第７Ｅ図）。続いて、溝７０７が反応性イオンエツチングによって深さ約１ 〜４ｕ■及び幅約１〜３ｕ■の形状に形成される。二酸化シリコン層７０８が、 溝７０７の底面及び側面に沿って熱成長しく第７Ｇ図）、次に溝７０７の底面及 び側面を浄化するために取除かれる（第７Ｈ図）。他の二酸化シリコン層７０９ が、溝７０７の底面及び側面に沿って熱成長させられ（第７■図）、続いて反応 性イオンエツチング工程を用いたドライエラチンが行なわれ、二酸化シリコン層 ７０９の溝７０７の底面を覆う部分が取除かれる（第７Ｊ図）。
ボロンイオンが、溝７０７の底部にＰ型の導電型の領域であるシールド領域７１ ０を形成するべく濃度１×１０１２〜１×１０１４／Ｃ１１２で溝７０７の底部 に注入される。
好ましくは、注入濃度はｌＸ１０１２〜１×１０１３／ｃＩ２の範囲である。結 果として領域７１０は、１×１０１６〜ｌＸ１０２０／ＣＩ３の範囲のＰイオン 濃度を有する。上述されたように、シールド領域７１０は、溝７０７の表面の角 である点１８の電界強度を減少させる緩衝機能を提供する。第７に図に示すよう に、シールド領域７１０は点１８を覆い、低濃度に添加されたＰ型の導電型の小 さな領域７１１が溝７０７の縁に寄生的に形成される。代わって、シールド領域 ７１０は、ボロンイオンを１×１０１１〜ｌＸ１０１２／Ｃｍ２の濃度で注入す ることによって非常に低濃度に添加されたＮ型の導電型の領域として形成するこ とが可能であり、５×１０　〜５×１０１５／Ｃ１１３の範囲のＮ型イオン濃度 のシールド領域７１０が形成される。もしこれか行われるならば、点１８の電界 強度は点１８の付近の減少させられたＮ型の添加によって減少する。ボロンイオ ンは、シールド領域７１０への添加に好ましいか、インジウム、ガリウム、アル ミニウム等の他のＨａ族の元素のイオンもまた使用される。
シールド領域７１０が形成された後、二酸化シリコン層７０９の残りの部分は、 溝７０７の側面から取り除かれ（第７Ｌ図）、ゲート絶縁層７１２が、溝７０７ の側面及び底部に沿って熱的に成長する（第７Ｍ図）。続いてポリシリコンゲー ト層７１３が沈積され（第７Ｎ図）、続いて低温度二酸化層７１４が沈積される （第７０図）。低温度二酸化層７１４はまた、硼燐珪酸ガラス（Ｂ　Ｐ　Ｓ　Ｇ ）または燐珪酸ガラス（Ｐ　Ｓ　Ｇ）の層であることも可能である。
溝を平にするために、低温度二酸化層７１４が始めにエツチングされ（第７Ｐ図 ）、続いてポリシリコンマスクを用いてポリシリコン層７１３が、フォトレジス ト層７０６のレベルまでエツチングされる（第７Ｑ図）。次にフォトレジスト層 ７０６が取り除かれ、ポリシリコン層７１３が選択的にドライエツチングされ更 に溝を平面化する（第７Ｒ図）。
二酸化シリコン層７０５が続いて選択的なエツチングによって取り除かれる（第 ７Ｓ図）。ボロンイオンが、５×１０１３〜２×１０１４／ＣＩ２の濃度てエキ タピシャル層７０１の表面に注入され、かつ浸透しＰ型のボディ領域７１５を形 成する（第７Ｔ図）。この注入工程は、ゲート絶縁層７１２、ポリシリコン層７ １３、低温度二酸化層７１４に影響を及ぼすことはない。注入工程の結果として 、スクリーン二酸化シリコン層７１６が形成される。フォトレジスト層７１７が 続いてマスキング工程によって形成され（第７Ｕ図）、続いて砒素または燐イオ ンが３×１０１５〜８　Ｘ　１０　”　７ｃｍ２の濃度で注入され、ソース領域 ７１８を形成する（第７Ｖ図）。続いてフォトレジスト層７１７が取り除かれ、 絶縁層７１９が二酸化シリコン層７１６の上に沈積されるかまたは熱的に成長さ せられる（第７Ｗ図）。
フォトレジスト層７２０が絶縁層７１９の上に形成され（第７Ｘ図）、絶縁層７ １９及びスクリーン二酸化シリコン層７１６が、ソース接続窓７２１を形成する べくエツチングされる（第７Ｙ図）。次にフォトレジスト層７２０が取り除かれ る。金属ソース接続層７２２（略３ｕｍの厚さ）及び表面保護層７２３（概ねＳ 　Ｉ　２　Ｎｉ、または５ＩＯ２であり１μｌの厚さ）が沈積される。ウェハの 裏側の表面が洗浄され、かつ合金から構成されるドレイン接続層７２４が沈積さ れる（第７Ｚ図）。
代わりに、低温度酸化（またはＢＰＳＧまたはＰＳＧ）層７１４を沈積する代わ りに、より厚いポリシリコンゲート層７１３が平面化に先立って沈積されること も可能である（第７０〜７Ｐ図）。この代わりの工程は、狭いゲート溝を有する 実施例にとって特に適切である。厚いポリシリコンゲート層７１３の沈積の直後 に、装置は第７ＡＡ図に示すような形状となる。ゲート層７１３は続いてフォト レジスト層７０６のレベルまでエツチングされ、第７Ｒ図から第７Ｚ図に関連し て述べられた各工程が実行される。
Ｐボディ領域７０４の深さく第７Ｄ図）は、所望の電圧ブレークダウン特性を得 るべく変化させることが可能である。低電圧装置では、拡散またはイオン注入工 程は、溝７０７の上方または溝７０７の底面より約０．５マイクロメートル下方 のレベルにある領域７０４の底面を獲得するために実行可能である。高電圧装置 では、拡散またはイオン注入工程が、領域７０４の底部が溝７０７の底部よりも ０゜７ＬｌｌＩ＋下方のレベルにあるようにするべく実行される。
第５図は、ゲート接続パッド５１、ソース接続パッド及び導電性ゲートランナ５ ３を含むチップ５０の平面図を示す。ゲートパッド５１を形成するために、フォ トレジスト層７０６（第７Ｅ図）は、ゲートパッド５１によって占められるチッ プ５０の領域よりも僅かに狭い領域を覆うべく形成される。フォトレジスト層７ ０６によって覆われた領域内に、溝７０７は第７Ｆ図に関連して述べられた反応 性イオンエツチング工程によって形成されず、代わって溝７０７は、第５図の領 域５４の詳細図である第６Ａ図に示された”フィンガ（「ｉｎｇｅｒｓ　）“６ ０内に端部を有する。
溝７０７は又、ゲートランナ５３に沿ったフィンガー６７に端部をする。これは 、第５図の領域５５の詳細図である第６Ｂ図に示される。ポリシリコン層６２は 、フィンガ６１の上部表面を覆い、かつ電気的に接触している。同様に、ポリシ リコン層６４は、第６Ｃ図の詳細図（領域５６）に示されるように、チップ５０ の周囲の周りにある溝フィンガ６３を覆う。続いて、金属接続層がゲートパッド ５１の領域内のポリシリコン層及びポリシリコン層６２と６４の上に沈積され、 結果としてそれぞれゲートランナ５３及び６５を形成する（第６Ｂ図及び第６Ｃ 図）。金属ゲートランナ５３．６５及びゲートパッド５１上の金属層は全て互い に電気的に接続されている。ゲートランナ５３及び６５の機能は、チップ５１の 全体の表面に亘ってゲートパッド５１からゲート溝７０７への信号の伝達の遅れ を最少にすることである。
ソースパッド５２は、金属ソース接続層７２２（第７Ｚ図）の上部の表面を第５ 図に示す四角形の領域内に露出されたまま残すことによって形成される。第７ｚ 図に示すように、ソース接続層７２２は、二酸化シリコン層７１６及び絶縁層７ １９によってゲート層７１３から絶縁される。
チップ５０の周囲は、当業者によってよく知られかつチップの特性及び機能と調 和した構造を有する。例えば、第６Ｃ図に示されるＰ領域６６は、チップ５０の シールドとして用いられる。もしチップ５０が高電圧装置であるならば、他のシ ールド領域がその周囲に形成される。
最後に、適切な接続端子か、ゲートパッド５１、ソースパッド５２及びドレイン 接続層７２４に取着される（第７Ｚ図）。
第１０図に示すように絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）もまた 、本発明に基づく原理を用いることによって構成されることが可能である。第１ ０図の実施例は、低濃度に添加されたＮまたはＰドレイン領域８０及び低濃度に 添加されたＮベース／ドリフト領域８３によって隔てられたエミッタ８９及びコ レクタ／ボディ領域８８を備えたＰＮＰバイポーラ接合トランジスタ（Ｂ　Ｊ　 Ｔ）とみなすことができる。このバイポーラ接合トランジスタ（Ｂ　Ｊ　Ｔ）は 、ゲート８２、ソース領域８４、コレクタ／ボディ領域８８、ベース／ドリフト 領域８３及びドレイ領域８０を有する上述された種類のＮＰＮ　ＭＯＳＦＥＴ 隣接するゲート８２の下に配置されている。
動作中、エミッタ８つは、正の電圧に接続され、かつベース／ドリフト領域８３ は接地されるかまたは負の電圧に接続され、エミッタ８９とドレイン領域８０と の間のＰＮ接合は順方向バイアスされる。ベース／ドリフト領域８３は、正の電 圧をゲート８２に印加することによって接地され、従ってソース領域８４とベー ス／ドリフト領域８３の間に反転チャネルを形成しＭＯＳＦＥＴを“オン”状態 にする。反転チャネルは、絶縁層８６に隣接するコレクタ／ボディ領域８８内に 存在し、かつベース／ドリフト領域８３を接地された状態にする。結果として、 電子がソース領域８４から流れ込み、かつエミッタ８９から流れ込んだ正孔と結 合する。エミッタ８９によって注入された正孔の幾つかは、コレクタ／ボディ領 域８８に到達し、かつ装置のコレクタ電流を形成する。第３図のＭＯＳＦＥＴと 比較して、第１０図のＩＧＢＴは、その遅い動作速度がおよそ５０ｋＨｚ未満の 周波数にその有効性を制限するにもかかわらず、より低い電圧効果を有し、かつ より高い電圧（約２００Ｖ以上）で利用できる。ＩＧＢＴの更なる詳細な記述及 び等価回路は、Ｈ，Ｙｉ　Ｉｍａｚ等による電子装置に関するＩＥＥＥの会報Ｖ ｏｌ、ＥＤ−３２、Ｎｏ、１２．１９８５年１２月の“Ｉｎ５ｕｌａｔｅｄ　Ｇ ａｔｅ　Ｔｒａｎｓｉｓｔｏｒ　Ｐｈｙｓｉｃｓ：Ｍｏｄｅｌｉｎｇａｎｄ　Ｏ ｐｔｉｍｉｚａｔｉｏｎ　ｏｆ　ｔｈｅ　０ｎ−５ｔａｔｅ　Ｃｈｉｒａｃｔｅ ｒｉｓｔｉｃｓ−に記述されていて、この会報に於ける記載を必要に応じて参照 する。
ＩＧＢＴの動作中、かつシールド領域８５が存在しない状態で、ベース／ドリフ ト領域８３の電界は、絶縁層８６との接合部にそった点８７で最大値に達する。
上述されたように、シールド領域８５は、点８７の電圧をコレクタ／ボディ領域 ８８とパンチスルー電圧の合計にほぼ等しい値に制限する。装置は、点８０では なくベース／ドリフト領域８３とコレクタ／ボディ領域８８との接続部に沿って ブレイクダウンする。
ＩＧＢＴの製造は、ＭＯＳＦＥＴについて述べられた工程と非常に類似しており 、ただ一つの相違が初期の工程に存在する。第１０図では、低濃度に添加された ＮまたはＰ型物質のエピタキシャル層８０は、高濃度に添加されたＰ型基板８９ の上に成長させられる。残りの工程は第７Ｂ図から第７Ｚ図を参照して記述され た工程と全く等しく、第１１図に示されるベース／ドリフト領域８３と等価な第 ７Ｂ図に示される低濃度に添加されたＮ型エピタキシャル層７０１の成長からこ れらの工程が開始される。
本発明が、好適実施例を参照して述べられてきたが、当業者にとって明らかなよ うに種々の変形変更が本発明の技術的視点を逸脱することなしに実行可能である 。例えば、第３図の実施例は、Ｕ型の溝を含むが、Ｖ型または池の形状の溝の断 面を有するトランジスタを実施することも可能である。更に、半導体物質の導電 型を上述された導電型と反対にし、ドリフト領域が全体的に取り除かれ、かつド レイン領域内にシールド領域が形成されるということも理解できる。もし半導体 物質の導電型が反転させられたならば、シールド領域７１０（第７に図）の添加 はリン、砒素またはアンチモンイオンを低濃度に添加されたＰ型シリコンのエピ タキシャル層内に注入することによって実行される。
イオン注入工程及び結果として得られたシールド領域でのイオン濃度レベルは、 上述されたレベルと等しく、がっＮ型物質または非常に低濃度に添加されたＰ型 物質によって構成されるシールド領域を生みだす。
ドレイン領域内に形成されたシールド領域を備えた実施例は、ドレイン領域１１ ０内に形成されるシールド領域３０を示す第１１図に描がれたドレイン領域内に 形成される。
ＦＩＧ、　Ｉ ＦＩＧ、２ ＦＩＧ、　３ ＦＩＧ、４Ａ ＦＩＧ、４Ｂ ＦＩＧ、　４Ｃ ＦＩＧ、　６Ａ　ＦＩＧ、　６８ ＦＩＧ、　６Ｇ ＦＩＧ、５ ＦＩＧ、　７Ｂ ＦＩＧ、７Ｇ ＦＩＧ、　７Ｉ ＦＩＧ、７Ｎ ＦＩＧ、７Ｐ ＦＩＧ、７Ｕ ＦＩＧ、７Ｖ ＦＩＧ、７Ｗ ＦＩＧ、７Ｘ ＦＩＧ、７Ｙ ＦＩＧ、１０ ＦＩＧ、１１ 要約書 溝の形状内に組み立てられたＭＯＳＦＥＴは、トランジスタのゲート（１２）と の境界をなす絶縁層（１５）に隣接するシールド領域（３０）の形成によって、 電圧ブレークダウンに対する保護を提供されている。シールド領域（３０）は、 その内部にシールド領域が形成される領域（１３）よりも低濃度に不純物を添加 され、または反対の導電型を有し、かつシールド領域（３０）は、電圧ブレーク ダウンが最も頻繁に発生する絶縁層（１５）とドリフトまたはドレイン領域（１ ３）との境界上にある点に隣接しまたは角の近くに形成される。
請求の範囲 平成４年９月１８日 １、第１の導電型のソース領域と、 第２の導電型のボディ領域と、 前記第１の導電型のドレイン領域とを順次有し、記載の近傍での電圧ブレークダ ウンを禁止するべく動作するシールド領域とを有することを特徴とする溝の形状 をした前記ＭＯ５電界効果トランジスタ。
４、前記シールド領域が、約１×１０１６から約１×１０２０／ＣＩ３の範囲内 のイオン濃度を有することを特徴とする請求項３に記載の前記ＭＯ８電界効果ト ランジスタ。
５、前記ボディ領域が比較的高濃度に添加された物質のウェルを有することを特 徴とする請求項２若しくは４に記載の前記ＭＯ５電界効果トランジスタ。
６、前記ウェルの底部が、前記溝の底部の０．５Ｌ１ｍｌ下方のレベル以下に配 置されていることを特徴とする請求項５に記載の前記ＭＯ５電界効果トランジス タ。
７、前記ウェルの底部が、前記溝の底部の０．５ＬＪＩＩ下方よりも高いレベル に配置されていることを特徴とする請求項５に記載の前記ＭＯ５電界効果トラン ジスタ。
８、前記ゲートが、部分的に絶縁領域を取囲むことを特徴とする請求項２若しく は４に記載の前記ＭＯ５電界効果トランジスタ。
９、前記絶縁領域が、硼燐珪酸ガラス、燐珪酸ガラスまたは低温度酸化物からな る集合から選択されることを特徴とする請求項８に記載の前記ＭＯ５電界効果ト ランジスタ。
１０、前記溝が格子の形状を形成することを特徴とする請求項２若しくは４に記 載の複数のトランジスタを有する半導体チップ。
１１、前記溝が四角形の格子を形成することを特徴とする請求項１０に記載の前 記半導体チップ。
１２、前記溝が六角形の格子を形成することを特徴とする請求項１０に記載の前 記半導体チップ。
１３、前記溝が概ね平行な直線の集合を形成することを特徴とする請求項２若し くは４に記載の複数のトランジスタを有する半導体チップ。
１４、第１の導電型のソース領域と、 第２の導電型のボディ領域と、 前記第１の導電型のドリフト領域と、 前記第１の導電型のドレイン領域とを順次有し、角を有する絶縁層によって境界 づけられ、かつ前記ボディ領域を通って前記ドレイン領域内に延在する溝内に形 成されたゲートと、 前記ドリフト領域と前記絶縁層によフて境界づけられ、前記角に隣接し、前記第 １の導電型であり、前記ドリフト領域よりも少ない程度で不純物を添加され、前 記角または前記角の近傍での電圧ブレークダウンを禁止するべく動作するシール ド領域とを有することを特徴とする溝の形状をしたＭＯ５電界効果トランジスタ 。
１５、前記シールド領域が、約５Ｘ１０’３から約５×１０１５／ＣＩ３の範囲 のイオン濃度を有することを特徴とする請求項１４に記載の前記ＭＯ５電界効果 トランジスタ。
１６、第１の導電型のソース領域と、 第２の導電型のボディ領域と、 前記第１の導電型のドリフト領域と、 前記第１の導電型のドレイン領域とを順次有し、角を有する絶縁層によって電気 的に絶縁され、かつ前記ボディ領域を通って前記ドレイン領域内に延在する溝内 に形成されたゲートと、 前記ドリフト領域と前記絶縁層によって境界づけられ、前記角に隣接し、前記第 ２の導電型であり、前記ドリフト領域よりも少ない程度で不純物を添加され、前 記角または前記角の近傍での電圧ブレークダウンを禁止するべく動作するシール ド領域とを有することを特徴とする溝の形状をしたＭＯ５電界効果トランジスタ 。
１７、前記シールド領域が約Ｉ×１０１６から約ｌＸＩＯ２０／Ｃ１３の範囲の イオン濃度を有すること特徴とする請求項１６に記載の前記ＭＯ３電界効果トラ ンジスタ。
１８、前記ボディ領域が比較的高濃度に添加された物質のウェルを有することを 特徴とする請求項１５若しくは１７に記載の前記ＭＯ５電界効果トランジスタ。
１９、前記ウェルの底部が、前記溝の底部の０．５ＬＩＩＩ下方のレベル以下に 配置されていることを特徴とする請求項１８に記載の前記ＭＯ５電界効果トラン ジスタ。
２０、前記ウェルの底部が、前記溝の底部の０．５ｕ■下方よりも高いレベルに 配置されていることを特徴とする請求項１８に記載の前記ＭＯ３電界効果トラン ジスタ。
２１、前記ゲートが絶縁領域を部分的に取囲むことを特徴とする請求項１５若し くは１７に記載の前記ＭＯ５電界効果トランジスタ。
２２、前記絶縁領域が、硼燐珪酸ガラス、燐珪酸ガラスまたは低温度酸化物から なる集合から選択されることを特徴とする請求項２１に記載の前記ＭＯ５電界効 果トランジスタ。
２３、前記溝が格子の形状を形成することを特徴とする請求項１５乃至１７に記 載の複数のトランジスタを有する半導体チップ。
２４、前記溝が四角形の格子を形成することを特徴とする請求項２３に記載の前 記半導体チップ。
２５、前記溝が六角形の格子を形成することを特徴とする請求項２３に記載の前 記半導体チップ。
２６、前記溝が概ね平行な直線の集合を形成することを特徴とする請求項１５若 しくは１７に記載の複数のトランジスタを有する半導体チップ。
２７、第１の導電型のソース領域と、 第２の導電型のコレクタ／ボディ領域と、前記第１の導電型のベース／ドリフト 領域と、ドレイン領域と、 前記第２の導電型のエミッタ領域とを順次有し、角を有する境界を有する絶縁層 によって境界づけられ、かつ前記コレクタ／ボディ領域を通って前記ベース／ド リフト領域内に延在する溝内に形成されたゲートと、前記ベース／ドリフト領域 と前記絶縁層によって境界づけられ、前記角に隣接し、前記第１の導電型を有し 、前記ベース／ドリフト領域よりも少ない程度で不純物を添加され、前記角また は前記角の近傍での電圧ブレークダウンを禁止するべく動作するシールド領域と を有することを特徴とする溝の形状をした絶縁ゲート型バイポーラトランジスタ 。
２８、前記シールド領域が、約５×１０１３から約５×１０１５／Ｃ１１３の範 囲のイオン濃度を有することを特徴とする請求項２７に記載の前記絶縁ゲート型 バイポーラトランジスタ。
２９、第１の導電型のソース領域と、 第２の導電型のコレクタ／ボディ領域と、前記第１の導電型のレース／ドリフト 領域と、ドレイン領域と、 前記第２の導電型のエミッタ領域とを順次有し、角を有する境界を有する絶縁層 によって境界づけられ、かつ前記コレクタ／ボディ領域を通って前記ベース／ド リフト領域内に延在する溝内に形成されたゲートと、前記ベース／ドリフト領域 と前記絶縁層によって境界づけられ、前記角に隣接し、前記第２の導電型を有し 、前記角または前記角の近傍での電圧ブレークダウンを禁止するべく動作するシ ールド領域とを有することを特徴とする溝の形状をした絶縁ゲート型バイポーラ トランジスタ。
３０、前記シールド領域が約１×１０１６から１×１ｏ２０／ｃＩ３の範囲のイ オン濃度を有することを特徴とする請求項２つに記載の前記絶縁ゲート型バイポ ーラトランジスタ。
３１、前記コレクタ／ボディ領域が、 比較的高濃度に添加された物質のウェルを存することを特徴とする請求項２８若 しくは３０に記載の前記絶縁ゲート型バイポーラトランジスタ。
３２、前記ウェルの底部が、前記溝の底部の０．５ｕｍ下方のレベル以下に配置 されていることを特徴とする請求項３１に記載の前記絶縁ゲート型バイポーラト ランジスタ。
３３、前記ウェルの底部が、前記溝の底部の０．５ｐｍ下方よりも高いレベルに 配置されていることを特徴とする請求項３１に記載の前記絶縁ゲート型バイポー ラトランジスタ。
３４、前記ゲートが絶縁領域を部分的に取囲むことを特徴とする請求項２８若し くは３０に記載の前記絶縁ゲート型バイポーラトランジスタ。
３５、前記絶縁領域が、硼燐珪酸ガラス、燐珪酸ガラスまたは低温度酸化物から なる集合から選択されることを特徴とする請求項３４に記載の前記絶縁ゲート型 バイポーラトランジスタ。
３６、前記溝が格子の形状を形成することを特徴とする請求項２８若しくは３０ に記載の複数のトランジスタを有する半導体チップ。
３７、前記溝が四角形の格子を形成することを特徴とする請求項３６に記載の前 記半導体チップ。
３８、前記溝が六角形の格子を形成することを特徴とする請求項３６に記載の前 記半導体チップ。
３つ、前記溝が概ね平行な直線の集合を形成することを特徴とする請求項２８若 しくは３０に記載の複数のトランジスタを有する半導体チップ。
４０、第１の導電型の基板を提供する過程と、上部の表面を有し、かつ前記基板 上にあって前記第１の導電型のエピタキシャル層を形成する過程と、角を有する 境界を前記エピタキシャル層との間に有し、前記エピタキシャル層内にある溝を 形成する過程と、前記胸苦しくはその近傍の前記境界の点に隣接する前記エピタ キシャル層内のシールド領域を形成するべく第２の導電型のイオンを導入する過 程と、 前記溝の前記境界に沿って絶縁層を形成する過程と、前記絶縁層によって前記エ ピタキシャル層から絶縁され、前記絶縁層に隣接する導電性物質のゲート層を提 供する過程と、 前記エピタキシャル層の上部の表面にイオンを導入することによって前記第２の 導電型のボディ領域を形成する過程と、 前記エピタキシャル層の前記上部の表面の前記ボディ領域にイオンを導入するこ とによって前記第１の導電型のソース領域を形成する過程と、 前記ボディ領域と前記ソース領域との間の電気的な接続を提供する過程とを有す ることを特徴とするＭＯ３電界効果トランジスタを製造する方法。
４１、前記シールド領域を形成する前記イオンが、前記第２の導電型の領域を形 成するべく約１×１０１２から約１×１４／ｃ１１２の範囲の濃度で注入される ことを特徴とする請求項４０に記載の前記方法。
４２、前記イオンが約１×１０１２から約１×１０１３７ＣＩ１２の範囲の濃度 で注入されることを特徴とする請求項４１に記載の前記方法。
４３、前記シールド領域を形成する前記イオンが、前記第１の導電型の低濃度に 添加された領域を形成するべく約１×１０１１から約１×１０１２／ＣＩ２の範 囲の濃度で注入されることを特徴とする請求項４０に記載の前記方法。
４４、前記エピタキシャル層がＮ型物質であり、前記シールド領域を形成する前 記イオンがボロン、インジウム、アを特徴とする請求項４１若しくは４３に記載 の前記方法。
４５、前記イオンがボロンイオンであることを特徴とする請求項４４に記載の前 記方法。
４６、前記エピタキシャル層がＮ型物質であり、前記シールド領域を形成する前 記イオンが燐、砒素及びアンチモンからなる集合から選択されることを特徴とす る請求項４１若しくは４３に記載の前記方法。
４７、第１の導電型の基板を提供する過程と、前記基板上に第１のエピタキシャ ル層を形成する過程と、前記第１のエピタキシャル層の上に第２の導電型の第２ のエピタキシャル層を形成する過程と、前記第２のエピタキシャル層との間に角 を有する境界を有する溝を前記第２のエピタキシャル層内に形成する過程と、 前記胸苦しくは角の近傍の前記境界の前記点に隣接する前記第２のエピタキシャ ル層内にシールド領域を形成するべく第１の導電型のイオンを導入する過程と、 前記溝の前記境界に沿って絶縁層を形成する過程と、前記絶縁層によって前記第 ２のエピタキシャル層から絶縁され、前記絶縁層に隣接する導電性物質のゲート 層を提供する過程と、 前記第２のエピタキシャル層の上部の表面にイオンを導入することによって前記 第１の導電型のコレクタ／ボディ領域を形成する過程と、 前記エピタキシャル層の前記上部の表面の前記コレクタ／ボディ領域にイオンを 導入することによって前記第２の導電型のソース領域を形成する過程と、前記コ レクタ／ボディ領域と前記ソース領域との間の電気的な接続を提供する過程とを 有することを特徴とする絶縁ゲート型バイポーラトランジスタを製造する方法。
４８、前記シールド領域を形成する前記イオンが、前記第１の導電型の領域を形 成するべく約１×１０１２から約１×１０１４／ＣＩ２の範囲の濃度で注入され ることを特徴とする請求項４７に記載の前記方法。
４９、前記イオンが約１×１０１２から１　ｘ　１０　”　／ｅ■２の範囲の濃 度で注入されることを特徴とする請求項４８に記載の前記方法。
５０６前記シールド領域を形成する前記イオンが、前記第２の導電型の低濃度に 添加された領域を形成するべく約１×１０１１から約１×１０１２７Ｃ−の範囲 の濃度で注入されることを請求項４７に記載の前記方法。
５１、前記第２のエピタキシャル層がＮＵ物質であり、前記シールド領域を形成 する前記イオンがボロン、インジウム、アルミニウム及びガリウムからなる集合 から選択されることを特徴とする請求項４８若しくは５０に記載の前記方法。
５２、前記イオンがボロンイオンであることを特徴とする請求項５１に記載の前 記方法。
５３、前記第２のエピタキシャル層がＰ型物質あり、前記シールド領域を形成す る前記イオンが燐、砒素及びアンチモンからなる集合から選択されることを特徴 とする請求項４８若しくは５０に記載の前記方法。
国際調査報告

Claims (53)

    【特許請求の範囲】
  1. １．第１の導電型のソース領域と、 第２の導電型のボディ領域と、 前記第１の導電型のドレイン領域とを順次有し、曲線部分を有する境界を有する 絶縁層によって電気的に絶縁され、かつ溝内に形成されたゲートと、前記ドレイ ン領域と前記絶縁層によって境界づけられ、曲率半径が最小値に達する点または 点の近傍で前記境界に接し、前記第１の導電型であり、前記ドレイン領域よりも 少ない程度に不純物を添加され、前記境界での電圧ブレークダウンを禁止するべ く動作するシールド領域とを有することを特徴とする溝の形状をしたＭＯＳ電界 効果トランジスタ。
  2. ２．前記シールド領域が、約５×１０１３から約５×１０１５／ｃｍ３の範囲の イオン濃度を有することを特徴とする請求項１に記載の前記ＭＯＳ電界効果トラ ンジスタ。
  3. ３．第１の導電型のソース領域と、 第２の導電型のボディ領域と、 前記第１の導電型のドレイン領域とを順次有し、湾曲部分を有する境界を有する 絶縁層によって電気的に絶縁され、かつ溝内に形成されたゲートと、前記ドレイ ン領域と前記絶縁層によって境界づけられ、曲率半径が最小値に達する点または 点の近傍で前記境界に接し、前記第２の導電型であり、前記境界での電圧ブレー クダウンを禁止するべく動作するシールド領域とを存することを特徴とする溝の 形状をした前記ＭＯＳ電界効果トランジスタ。
  4. ４．前記シールド領域が、約１×１０１６から約１×１０２０／ｃｍ３の範囲内 のイオン濃度を有することを特徴とする請求項３に記載の前記ＭＯＳ電界効果ト ランジスタ。
  5. ５．前記ボディ領域が比較的高濃度に添加された物質のウエルを有することを特 徴とする請求項２若しくは４に記載の前記ＭＯＳ電界効果トランジスタ。
  6. ６．前記ウエルの底部が、前記溝の底部の０．５μｍ下方のレベル以下に配置さ れていることを特徴とする請求項５に記載の前記ＭＯＳ電界効果トランジスタ。
  7. ７．前記ウエルの底部が、前記溝の底部の０．５μｍ下方よりも高いレベルに配 置されていることを特徴とする請求項５に記載の前記ＭＯＳ電界効果トランジス タ。
  8. ８．前記ゲートが、部分的に絶縁領域を取囲むことを特徴とする請求項６に記載 の前記ＭＯＳ電界効果トランジスタ。
  9. ９．前記絶縁領域が、硼燐珪酸ガラス、燐珪酸ガラスまたは低温度酸化物からな る集合から選択されることを特徴とする請求項８に記載の前記ＭＯＳ電界効果ト ランジスタ。
  10. １０．前記溝が格子の形状を形成することを特徴とする請求項２若しくは４に記 載の複数のトランジスタを有する半導体チップ。
  11. １１．前記溝が四角形の格子を形成することを特徴とする請求項１０に記載の前 記半導体チップ。
  12. １２．前記溝が六角形の格子を形成することを特徴とする請求項１０に記載の前 記半導体チップ。
  13. １３．前記溝が概ね平行な直線の集合を形成することを特徴とする請求項２若し くは４に記載の複数のトランジスタを有する前記半導体チップ。
  14. １４．第１の導電型のソース領域と、 第２の導電型のボディ領域と、 前記第１の導電型のドリフト領域と、 前記第１の導電型のドレイン領域とを順次有し、曲線部分を有する絶縁層によっ て電気的に絶縁され、かつ海内に形成されたゲートと、 前記ドリフト領域と前記絶縁層によって境界づけられ、曲率半径が最小値に達す る点または点の近傍で前記境界に隣接し、前記第１の導電型であり、前記ドリフ ト領域よりも少ない程度で不純物を添加され、前記境界の電圧ブレークダウンを 禁止するべく動作するシールド領域とを有することを特徴とする溝の形状をした ＭＯＳ電界効果トランジスタ。
  15. １５．前記シールド領域が、約５×１０１３から約５×１０１５／ｃｍ３の範囲 のイオン濃度を有することを特徴とする請求項１４に記載の前記ＭＯＳ電界効果 トランジスタ。
  16. １６．第１の導電型のソース領域と、 第２の導電型のボディ領域と、 前記第１の導電型のドリフト領域と、 前記第１の導電型のドレイン領域とを順次有し、曲線部分を有する絶縁層によっ て電気的に絶縁され、かつ溝内に形成されたゲートと、 前記ドリフト領域と前記絶縁層によって境界づけられ、曲率半径が最小値に達す る点または点の近傍で前記境界に隣接し、前記第２の導電型であり、前記ドリフ ト領域よりも少ない程度で不純物を添加され、前記境界での電圧ブレークダウン を禁止するべく動作するシールド領域とを有することを特徴とする溝の形状をし たＭＯＳ電界効果トランジスタ。
  17. １７．前記シールド領域が約１×１０１６から約１×１０２０／ｃｍ３の範囲の イオン濃度を有すること特徴とする請求項１６に記載の前記ＭＯＳ電界効果トラ ンジスタ。
  18. １８．前記ボディ領域が比較的高濃度に添加された物質のウエルを有することを 特徴とする請求項１５若しくは１７に記載の前記ＭＯＳ電界効果トランジスタ。
  19. １９．前記ウエルの底部が、前記溝の底部の０．５μｍ下方のレベル以下に配置 されていることを特徴とする請求項１８に記載の前記ＭＯＳ電界効果トランジス タ。
  20. ２０．前記ウエルの底部が、前記溝の底部の０．５μｍ下方よりも高いレベルに 配置されていることを特徴とする請求項１８に記載の前記ＭＯＳ電界効果トラン ジスタ。
  21. ２１．前記ゲートが絶縁領域を部分的に取囲むことを特徴とする請求項１５若し くは１７に記載の前記ＭＯＳ電界効果トランジスタ。
  22. ２２．前記絶縁領域が、硼燐珪酸ガラス、燐珪酸ガラスまたは低温度酸化物から なる集合から選択されることを特徴とする請求項２１に記載の前記ＭＯＳ電界効 果トランジスタ。
  23. ２３．前記溝が格子の形状を形成することを特徴とする請求項１５乃至１７に記 載の複数のトランジスタを有する半導体チップ。
  24. ２４．前記溝が四角形の格子を形成することを特徴とする請求項２３に記載の前 記半導体チップ。
  25. ２５．前記溝が六角形の格子を形成することを特徴とする請求項２３に記載の前 記半導体チップ。
  26. ２６．前記溝が概ね平行な直線の集合を形成することを特徴とする請求項１５若 しくは１７に記載の複数のトランジスタを有する半導体チップ。
  27. ２７．第１の導電型のソース領域と、 第２の導電型のコレクタ／ボディ領域と、前記第１の導電型のベース／ドリフト 領域と、ドレイン領域と、 前記第２の導電型のエミッタ領域とを順次有し、湾曲した部分を有する境界を有 する絶縁層によって電気的に絶縁され、かつ溝内に形成されたゲートと、前記ベ ース／ドリフト領域と前記絶縁層によって境界づけられ、曲率半径が最小値に達 する点または点の近傍で前記境界に隣接し、前記第１の導電型を有し、前記ベー ス／ドリフト領域よりも少ない程度で不純物を添加され、前記境界での電圧ブレ ークダウンを禁止するべく動作するシールド領域とを有することを特徴とする溝 の形状をした絶縁ゲート型バイポーラトランジスタ。
  28. ２８．前記シールド領域が、約５×１０１３から約５×１０１５／ｃｍ３の範囲 のイオン濃度を有することを特徴とする請求項２７に記載の前記絶縁ゲート型バ イポーラトランジスタ。
  29. ２９．第１の導電型のソース領域と、 第２の導電型のコレクタ／ボディ領域と、前記第１の導電型のレース／ドリフト 領域と、ドレイン領域と、 前記第２の導電型のエミッタ領域とを順次有し、湾曲した部分を有する境界を有 する絶縁層によって電気的に絶縁され、かつ溝内に形成されたゲートと、前記ベ ース／ドリフト領域と前記絶縁層によって境界づけられ、曲率半径が最小値に達 する点または点の近傍で前記境界に隣接し、前記第２の導電型を有し、前記境界 での電圧ブレークダウンを禁止するべく動作するシールド領域とを有することを 特徴とする溝の形状をした絶縁ゲート型バイポーラトランジスタ。
  30. ３０．前記シールド領域が約１×１０１６から１×１０２０／ｃｍ３の範囲のイ オン濃度を有することを特徴とする請求項２９に記載の前記絶縁ゲート型バイポ ーラトランジスタ。
  31. ３１．前記コレクタ／ボディ領域が、 比較的高濃度に添加された物質のウエルを有することを特徴とする請求項２８若 しくは３０に記載の前記絶縁ゲート型バイポーラトランジスタ。
  32. ３２．前記ウエルの底部が、前記溝の底部の０．５μｍ下方のレベル以下に配置 されていることを特徴とする請求項３１に記載の前記絶縁ゲート型バイポーラト ランジスタ。
  33. ３３．前記ウエルの底部が、前記溝の底部の０．５μｍ下方よりも高いレベルに 配置されていることを特徴とする請求項３１に記載の前記絶縁ゲート型バイポー ラトランジスタ。
  34. ３４．前記ゲートが絶縁領域を部分的に取囲むことを特徴とする請求項２８若し くは３０に記載の前記絶縁ゲート型バイポーラトランジスタ。
  35. ３５．前記絶縁領域が、硼燐珪酸ガラス、燐珪酸ガラスまたは低温度酸化物から なる集合から選択されることを特徴とする請求項３４に記載の前記絶縁ゲート型 バイポーラトランジスタ。
  36. ３６．前記溝が格子の形状を形成することを特徴とする請求項２８若しくは３０ に記載の複数のトランジスタを有する半導体チップ。
  37. ３７．前記溝が四魚形の格子を形成することを特徴とする請求項３６に記載の前 記半導体チップ。
  38. ３８．前記溝が六角形の格子を形成することを特徴とする請求項３６に記載の前 記半導体チップ。
  39. ３９．前記溝が概ね平行な直線の集合を形成することを特徴とする請求項２８若 しくは３０に記載の複数のトランジスタを有する半導体チップ。
  40. ４０．第１の導電型の基板を提供する過程と、上部の表面を有し、かつ前記基板 上にあって前記第１の導電型のエピタキシャル層を形成する過程と、角を有する 境界を前記エピタキシャル層との間に有し、前記エピタキシャル層内にある溝を 形成する過程と、前記角若しくはその近傍の前記境界の点に隣接する前記エピタ キシャル層内のシールド領域を形成するべく第２の導電型のイオンを導入する過 程と、 前記溝の前記境界に沿って絶縁層を形成する過程と、前記絶縁層によって前記エ ピタキシャル層から絶縁され、前記絶縁層に隣接する導電性物質のゲート層を提 供する過程と、 前記エピタキシャル層の上部の表面にイオンを導入することによって前記第２の 導電型のボディ領域を形成する過程と、 前記エピタキシャル層の前記上部の表面の前記ボディ領域にイオンを導入するこ とによって前記第１の導電型のソース領域を形成する過程と、 前記ボディ領域と前記ソース領域との間の電気的な接続を提供する過程とを有す ることを特徴とするＭＯＳ電界効果トランジスタを製造する方法。
  41. ４１．前記シールド領域を形成する前記イオンが、前記第２の導電型の領域を形 成するべく約１×１０１２から約１×１４／ｃｍ２の範囲の濃度で注入されるこ とを特徴とする請求項４０に記載の前記方法。
  42. ４２．前記イオンが約１×１０１２から約１×１０１３／ｃｍ２の範囲の濃度で 注入されることを特徴とする請求項４１に記載の前記方法。
  43. ４３．前記シールド領域を形成する前記イオンが、前記第１の導電型の低濃度に 添加された領域を形成するべく約１×１０１１から約１×１０１２／ｃｍ２の範 囲の濃度で注入されることを特徴とする請求項４０に記載の前記方法。
  44. ４４．前記エピタキシャル層がＮ型物質であり、前記シールド領域を形成する前 記イオンがボロン、インジウム、アルミニウム及びガリウムからなる集合から選 択されることを特徴とする請求項４１若しくは４３に記載の前記方法。
  45. ４５．前記イオンがボロンイオンであることを特徴とする請求項４４に記載の前 記方法。
  46. ４６．前記エピタキシャル層がＮ型物質であり、前記シールド領域を形成する前 記イオンが燐、砒素及びアンチモンからなる集合から選択されることを特徴とす る請求項４１若しくは４３に記載の前記方法。
  47. ４７．第１の導電型の基板を提供する過程と、前記基板上に第１のエピタキシャ ル層を形成する過程と、前記第１のエピタキシャル層の上に第２の導電型の第２ のエピタキシャル層を形成する過程と、前記第２のエピタキシャル層との間に角 を有する境界を有する溝を前記第２のエピタキシャル層内に形成する過程と、 前記角若しくは角の近傍の前記境界の前記点に隣接する前記第２のエピタキシャ ル層内にシールド領域を形成するべく第１の導電型のイオンを導入する過程と、 前記溝の前記境界に沿って絶縁層を形成する過程と、前記絶縁層によって前記第 ２のエピタキシャル層から絶縁され、前記絶縁層に隣接する導電性物質のゲート 層を提供する過程と、 前記第２のエピタキシャル層の上部の表面にイオンを導入することによって前記 第１の導電型のコレクタ／ボディ領域を形成する過程と、 前記エピタキシャル層の前記上部の表面の前記コレクタ／ボディ領域にイオンを 導入することによって前記第２の導電型のソース領域を形成する過程と、前記コ レクタ／ボディ領域と前記ソース領域との間の電気的な接続を提供する過程とを 有することを特徴とする絶縁ゲート型バイポーラトランジスタを製造する方法。
  48. ４８．前記シールド領域を形成する前記イオンが、前記第１の導電型の領域を形 成するべく約１×１０１２から約１×１０１４／ｃｍ２の範囲の濃度で注入され ることを特徴とする請求項４７に記載の前記方法。
  49. ４９．前記イオンが約１×１０１２から１×１０１３／ｃｍ２の範囲の濃度で注 入されることを特徴とする請求項４８に記載の前記方法。
  50. ５０．前記シールド領域を形成する前記イオンが、前記第２の導電型の低濃度に 添加された領域を形成するべく約１×１０１１から約１×１０１２／ｃｍ２の範 囲の濃度で注入されることを請求項４７に記載の前記方法。
  51. ５１．前記第２のエピタキシャル層がＮ型物質であり、前記シールド領域を形成 する前記イオンがボロン、インジウム、アルミニウム及びガリウムからなる集合 から選択されることを特徴とする請求項４８若しくは５０に記載の前記方法。
  52. ５２．前記イオンがボロンイオンであることを特徴とする請求項５１に記載の前 記方法。
  53. ５３．前記第２のエピタキシャル層がＰ型物質あり、前記シールド領域を形成す る前記イオンが燐、砒素及びアンチモンからなる集合から選択されることを特徴 とする請求項４８若しくは５０に記載の前記方法。
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