JP2021044489A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】成膜性を向上させることが可能な半導体装置を提供する。【解決手段】一実施形態に係る半導体装置は、基板と、基板上に設けられた被処理体と、被処理体を貫通する柱状部と、を備える。柱状部は、第１材料および第２材料を含む第１膜と、第１膜の内側に設けられた第２膜と、を有する。第２材料は、第１材料に対する組成比が高くなるにつれて第１材料のエッチングレートを高める材料であり、かつ、組成比が、第１膜の上部から下部にかけて低くなっている。【選択図】図１
Description
本発明の実施形態は、半導体装置およびその製造方法に関する。
半導体装置の一つである３次元積層型半導体メモリを製造するとき、複数の電極層を積層した積層体が被処理体として形成される。さらに、この積層体には、柱状部が成膜される。
上記柱状部は、積層体を貫通するホールまたは溝に膜材料を埋め込むことによって、成膜される。このとき、ホールまたは溝の中間部が外側に湾曲していると、空洞(シーム)が柱状部内に発生する場合がある。この場合、柱状部の抗折力が低下する等の成膜性の悪化が懸念される。
本発明の実施形態は、成膜性を向上させることが可能な半導体装置およびその製造方法を提供することである。
一実施形態に係る半導体装置は、基板と、基板上に設けられた被処理体と、被処理体を貫通する柱状部と、を備える。柱状部は、第１材料および第２材料を含む第１膜と、第１膜の内側に設けられた第２膜と、を有する。第２材料は、第１材料に対する組成比が高くなるにつれて第１材料のエッチングレートを高める材料であり、かつ、組成比が、第１膜の上部から下部にかけて低くなっている。
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
(第１実施形態)
図１は、第１実施形態に係る半導体装置の要部の構成を示す断面図である。図１に示す半導体装置１は、３次元構造のメモリセルアレイを有する三次元積層型半導体メモリであり、基板１０と、積層体２０と、柱状部３０と、柱状部４０と、を備える。
図１は、第１実施形態に係る半導体装置の要部の構成を示す断面図である。図１に示す半導体装置１は、３次元構造のメモリセルアレイを有する三次元積層型半導体メモリであり、基板１０と、積層体２０と、柱状部３０と、柱状部４０と、を備える。
基板１０は、例えばシリコン基板である。基板１０の上面には、半導体領域１１および半導体領域１２が形成されている。半導体領域１１および半導体領域１２は、Ｎ型シリコン領域である。半導体領域１１上には、柱状部３０が形成されている。一方、半導体領域１２上には、柱状部４０が形成されている。
積層体２０は、被処理体の一例である。基板１０上には積層体２０が設けられている。積層体２０は、複数の電極層２１および複数の絶縁層２２を有する。複数の電極層２１および複数の絶縁層２２は、交互に積層されている。各電極層２１は、例えばタングステン（Ｗ）を含み、ワードラインとして機能する。各絶縁層２２は、例えば酸化シリコン（ＳｉＯ２）を含み、各電極層２１を絶縁分離する。
柱状部３０は、積層体２０を貫通し、ブロック絶縁膜３１と、電荷蓄積膜３２と、トンネル絶縁膜３３と、チャネル膜３４と、コア絶縁膜３５と、を有する。ブロック絶縁膜３１、電荷蓄積膜３２、およびトンネル絶縁膜３３はメモリ膜の一例である。また、チャネル膜３４は、半導体膜の一例である。
ブロック絶縁膜３１は、例えば酸化シリコンを含み、電極層２１および絶縁層２２に対向する。電荷蓄積膜３２は、例えば窒化シリコン（ＳｉＮ）を含み、ブロック絶縁膜３１の内周面に対向する。トンネル絶縁膜３３は、例えば酸窒化シリコン（ＳｉＯＮ）を含み、電荷蓄積膜３２の内周面に対向する。
チャネル膜３４は、例えばポリシリコンを含み、トンネル絶縁膜３３の内周面に対向する。チャネル膜３４は、半導体領域１１に接続される。コア絶縁膜３５は、例えば酸化シリコンを含み、チャネル膜３４の内周面に対向する。
柱状部４０は、積層体２０を貫通し、積層体２０を複数のブロックに分離している。柱状部４０は、絶縁膜４１と、導電膜４２と、導電膜４３と、を有する。導電膜４２および導電膜４３は、それぞれ第１膜および第２膜の一例である。
絶縁膜４１は、電極層２１と導電膜４２との間に形成される。絶縁膜４１は、例えば酸化シリコン膜である。絶縁膜４１により、導電膜４２および導電膜４３は、電極層２１と絶縁される。
導電膜４２は、シリコンおよびゲルマニウムを含む。シリコンおよびゲルマニウムは、それぞれ第１材料および第２材料の一例である。導電膜４２は、絶縁膜４１の内側に形成され、半導体領域１２と接続されている。
導電膜４３は、アモルファスシリコンを含む。導電膜４３は、導電膜４２の内側に設けられている。
以下、本実施形態に係る半導体装置１の製造方法について説明する。ここでは、柱状部４０の製造工程について説明する。
まず、図２に示すように、基板１０の半導体領域１２上に、積層体２０を貫通する溝５０を形成する。溝５０の中間部は、外側に湾曲している。なお、柱状部３０は、溝５０よりも先に形成されている。
次に、図３に示すように、溝５０内に絶縁膜４１を成膜する。絶縁膜４１は、例えばスパッタリングにて成膜することができる。続いて、溝５０の底面に形成された絶縁膜４１が除去される。
次に、図４に示すように、絶縁膜４１の内側に導電膜４２を成膜する。導電膜４２は、例えばＣＶＤ（Chemical Vapor Deposition）により成膜することができる。導電膜４２は、シリコンおよびゲルマニウムを含む。ゲルマニウムが還元されやすい成膜条件で導電膜４２を形成すると、シリコンに対するゲルマニウムの組成比は、図４に示すように、導電膜４２の上部から下部にかけて低くなる。
シリコンおよびゲルマニウムを含む導電膜４２の材料ガスには、例えば、モノシラン（ＳｉＨ４）ガスおよび水酸化ゲルマニウム（ＧｅＨ４）ガスを用いることができる。成膜温度が４００℃およびチャンバー内の圧力が２００Ｐａである成膜条件下で、モノシランガスの流量を０．１９Ｐａ ｍ３／ｓ（１１３ｓｃｃｍ）に調整し、水酸化ゲルマニウムガスの流量を０．７６Ｐａ ｍ３／ｓ（４５０ｓｃｃｍ）に調整すると、導電膜４２の上部から下部にかけてゲルマニウムの組成比を６０％から４０％に下げることができる。
また、上記成膜条件でモノシランガスの流量を０．８５Ｐａ ｍ３／ｓ（５００ｓｃｃｍ）に調整し、水酸化ゲルマニウムガスの流量を０．１７Ｐａ ｍ３／ｓ（１００ｓｃｃｍ）に調整すると、導電膜４２の上部から下部にかけてゲルマニウムの組成比を２０％から０％に下げることができる。
次に、図５に示すように、導電膜４２の上部をエッチングする。本実施形態では、上述したように、導電膜４２の上部から下部にかけてシリコンに対するゲルマニウムの組成比が低くなっている。ゲルマニウムの組成比（ゲルマニウム濃度）が高いほど、シリコンのエッチングレートは高くなる。そのため、エッチングレートが低い導電膜４２の下部を残し、エッチングレートが高い導電膜４２の上部をエッチングすることができる。その結果、図５に示すように、導電膜４２は、Ｖ字型の断面構造に成形される。
最後に、図１に示すように、溝５０内にアモルファスシリコンを埋め込むことによって、導電膜４３を形成する。このとき、仮に、導電膜４２の上部が除去されていないと、溝５０の下部がアモルファスシリコンで充填される前に、溝５０の上端開口がアモルファスシリコンで塞がれてしまう可能性がある。この場合、空洞（シーム）が導電膜４３内に発生して柱状部４０の抗折力が低下することが懸念される。
しかし、本実施形態によれば、導電膜４３の形成時に、導電膜４２の上部は、除去されている。そのため、上記空洞を発生させることなく導電膜４３を成膜できる。これにより、導電膜４３の成膜性を向上させることが可能となる。
なお、本実施形態では、導電膜４２の組成は、シリコンおよびゲルマニウムである。ただし、シリコンに添付する材料は、シリコンに対する組成比が高くなるにつれてシリコンのエッチングレートが高くなる材料であればよく、ゲルマニウムに限定されない。
(第２実施形態)
図６は、第２実施形態に係る半導体装置の要部の構成を示す断面図である。上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
図６は、第２実施形態に係る半導体装置の要部の構成を示す断面図である。上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
図６に示すように、本実施形態に係る半導体装置２では、柱状部３０が、第１実施形態で説明したブロック絶縁膜３１〜コア絶縁膜３５に加えて、絶縁膜３６を有する。絶縁膜３６は、コア絶縁膜３５とチャネル膜３４との間に成膜される。本実施形態では、絶縁膜３６が第１膜であり、コア絶縁膜３５が第２膜である。
絶縁膜３６は、シリコンと、ゲルマニウムと、酸素と、を含む。絶縁膜３６の上部から下部にかけて、シリコンに対するゲルマニウムの組成比は低くなっている。
以下、本実施形態に係る半導体装置２の製造方法について説明する。ここでは、柱状部３０の製造工程について説明する。
まず、図７に示すように、基板１０の半導体領域１１上に、積層体２００を貫通するホール６０を形成する。積層体２００では、犠牲層２３および絶縁層２２が交互に積層されている。犠牲層２３は、例えば窒化シリコン層である。また、ホール６０の中間部は、外側に湾曲している。なお、柱状部４０は、まだ形成されていない。
次に、図８に示すように、ブロック絶縁膜３１、電荷蓄積膜３２、トンネル絶縁膜３３、およびチャネル膜３４をホール６０内に順次に成膜する。ブロック絶縁膜３１、電荷蓄積膜３２、トンネル絶縁膜３３は、例えば、ＣＶＤまたはＡＬＤ（Atomic Layer Deposition）によって成膜することができる。また、チャネル膜３４は、ホール６０内にポリシリコンを埋め込むことによって形成できる。
次に、図９に示すように、チャネル膜３４の内側に絶縁膜３６を成膜する。絶縁膜３６は、例えばＣＶＤにより成膜することができる。ゲルマニウムが還元されやすい成膜条件で絶縁膜３６を形成することによって、シリコンに対するゲルマニウムの組成比を、絶縁膜３６の上部から下部にかけて低くする。
次に、図１０に示すように、絶縁膜３６の上部をエッチングする。本実施形態では、上述したように、絶縁膜３６の上部から下部にかけてシリコンに対するゲルマニウムの組成比が低くなっている。ゲルマニウムの組成比（ゲルマニウム濃度）が高いほど、シリコンのエッチングレートは高くなる。そのため、エッチングレートが低い絶縁膜３６の下部を残し、エッチングレートが高い絶縁膜３６の上部をエッチングすることができる。その結果、図１０に示すように、絶縁膜３６は、Ｖ字型の断面構造に成形される。
次に、図１１に示すように、ホール６０内にコア絶縁膜３５を埋め込む。これにより、柱状部３０が完成する。その後、第１実施形態で説明した溝５０が形成され、この溝５０を用いて犠牲層２３がエッチングされる。犠牲層２３の除去箇所には、電極層２１が形成される。その後、第１実施形態で説明したように柱状部４０が形成される。
上述した本実施形態では、絶縁膜３６が成膜されている。そのため、たとえ柱状部３０用のホール６０が外側に湾曲した形状であっても、空洞（シーム）を発生させることなくコア絶縁膜３５を形成することができる。これにより、コア絶縁膜３５の成膜性を向上させることが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１、２：半導体装置、１０：基板、２０：積層体、２１：電極層、２２：絶縁層、
３０：柱状部、３１：ブロック絶縁膜、３２：電荷蓄積膜、３３：トンネル絶縁膜、３４：チャネル膜、３５：コア絶縁膜、３６：絶縁膜、４０：柱状部、４１：絶縁膜、４２：導電膜、４３：導電膜
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Claims (5)
- 基板と、
前記基板上に設けられた被処理体と、
前記被処理体を貫通する柱状部と、を備え、
前記柱状部は、第１材料および第２材料を含む第１膜と、前記第１膜の内側に設けられた第２膜と、を有し、
前記第２材料は、前記第１材料に対する組成比が高くなるにつれて前記第１材料のエッチングレートを高める材料であり、かつ、前記組成比が、前記第１膜の上部から下部にかけて低くなっている、半導体装置。 - 前記第１材料がシリコンであり、前記第２材料がゲルマニウムである、請求項１に記載の半導体装置。
- 前記柱状部は、前記第１膜の外側に設けられた絶縁膜をさらに有する、請求項１または２に記載の半導体装置。
- 前記被処理体が、複数の電極層と複数の絶縁層を交互に積層した積層体であり、
前記柱状部は、前記複数の電極層に対向するメモリ膜と、前記メモリ膜と前記第１膜との間に設けられた半導体膜と、をさらに有する、請求項１または２に記載の半導体装置。 - 基板上に設けられた被処理体に溝またはホールを形成し、
前記溝内または前記ホール内に、第１材料および第２材料を含む第１膜であって、前記第１膜に対する前記第２材料の組成比が前記第１膜の上部から下部にかけて高い第１膜を形成し、
前記第１膜の前記上部をエッチングし、
前記第１膜の内側に第２膜を形成する、半導体装置の製造方法。
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