CN103594515A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN103594515A
CN103594515A CN201310349441.8A CN201310349441A CN103594515A CN 103594515 A CN103594515 A CN 103594515A CN 201310349441 A CN201310349441 A CN 201310349441A CN 103594515 A CN103594515 A CN 103594515A
Authority
CN
China
Prior art keywords
contact
area
semiconductor device
substrate
interlayer dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310349441.8A
Other languages
English (en)
Inventor
赵敏权
五味孝行
朴赞毫
赵南奇
崔原墒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN103594515A publication Critical patent/CN103594515A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了半导体器件及其制造方法，该半导体器件包括：衬底，其包括第一区域和第二区域；沟槽栅晶体管，其在第一区域中，沟槽栅晶体管包括：在衬底内的第一沟槽、填充至少一部分第一沟槽的栅极、和在衬底内并且在第一沟槽的每个侧壁上的源极；第一场扩散结，其在第二区域中；层间绝缘膜，其在衬底上，层间绝缘膜覆盖沟槽栅晶体管和第一场扩散结；第一接触件，其在第一区域中，第一接触件穿过层间绝缘膜并与源极接触；以及第二接触件，其在第二区域中，第二接触件穿过层间绝缘膜并与第一场扩散结接触，第一接触件和第二接触件具有相等高度并包括相同材料。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2012年8月13日在韩国知识产权局提交的题为“半导体器件及其制造方法”的韩国专利申请第10-2012-0088498号的优先权，其通过引用全部并入本文。
技术领域
本发明构思涉及半导体器件及其制造方法，更具体地涉及具有沟槽栅结构或平面栅结构的高电压金属氧化物半导体场效应晶体管（MOSFET）及其制造方法。
背景技术
高电压半导体器件的示例包括金属氧化物半导体场效应晶体管（MOSFET）、双极晶体管和绝缘栅双极晶体管（IGBT）。例如，MOSFET可以包括在衬底的沟槽中形成的栅极、在衬底的一侧上形成的源极、以及在衬底的另一侧上形成的漏极。此结构使得MOSFET的沟道形成在竖直方向上。
高电压半导体器件可以使用场板以提高绝缘内部压力。在传统技术中，执行额外的工艺来形成场板。然而，额外的工艺会削弱高电压半导体器件的价格竞争力。因此，需要简化形成场板的工艺。
发明内容
本发明构思的各方面提供一种包括以简化工艺形成的场板的半导体器件。
本发明构思的各方面还提供一种包括场板的半导体器件的制造方法。
然而，本发明构思的各方面不限于本文中阐述的一个方面。通过参考下面给出的本发明构思的详细描述，本发明构思的上述和其他方面将对于本发明构思所属领域的普通技术人员来说是显而易见的。
示例实施例针对一种半导体器件，其包括：衬底，其包括第一区域和第二区域；沟槽栅晶体管，其在所述第一区域中，所述沟槽栅晶体管包括：在所述衬底内的第一沟槽、填充至少一部分所述第一沟槽的栅极、和在所述衬底内并且在所述第一沟槽的每个侧壁上的源极；第一场扩散结，其在所述第二区域中；层间绝缘膜，其在所述衬底上，所述层间绝缘膜覆盖所述沟槽栅晶体管和所述第一场扩散结；第一接触件，其在所述第一区域中，所述第一接触件穿过所述层间绝缘膜并与所述源极接触；以及第二接触件，其在所述第二区域中，所述第二接触件穿过所述层间绝缘膜并与所述第一场扩散结接触，所述第一接触件和所述第二接触件具有相等高度并包括相同材料。
所述第一接触件和所述第二接触件可以被同时制造。
所述第一接触件和所述第二接触件中的每一个还可以穿过所述衬底的一部分。
所述半导体器件还可以包括处在所述第一接触件上的源极金属和处在所述第二接触件上的场板，所述源极金属和所述场板具有相等厚度并包括相同材料。
所述半导体器件还可以包括处在所述第二区域中的第二场扩散结，所述第二场扩散结介于所述沟槽栅晶体管和所述第一场扩散结之间。
所述半导体器件还可以包括处在所述第二区域中的第三接触件，所述第三接触件穿过所述层间绝缘膜并穿过所述衬底的一部分，以与所述第二场扩散结接触。
所述层间绝缘膜的表面可以被平坦化。
所述半导体器件还可以包括处在所述第一区域中的围绕所述栅极的体区，所述源极在所述体区内。
所述体区可以具有第一深度，并且所述第一场扩散结可以具有不同于所述第一深度的第二深度。
所述体区可以具有第一浓度，并且所述第一场扩散结可以具有不同于所述第一浓度的第二浓度。
所述体区可以具有第一深度和第一浓度，并且所述第一场扩散结可以具有比所述第一深度更大的第二深度和比所述第一浓度更低的第二浓度。
所述体区可以具有第一深度和第一浓度，并且所述第一场扩散结可以具有等于所述第一深度的第二深度和比所述第一浓度更高的第二浓度。
所述半导体器件还可以包括处在所述体区内的高浓度体区，所述高浓度体区与接触孔的底表面接触。
所述半导体器件还可以包括栅极连接器，其在所述第一区域中并且被构造为向所述栅极提供栅极电压，所述栅极连接器包括所述衬底内的第二沟槽和填充至少一部分所述第二沟槽的导体。
所述层间绝缘膜可以覆盖所述栅极连接器，并且所述半导体器件还包括第三接触件，所述第三接触件穿过所述层间绝缘膜并穿过所述导体的一部分以与所述导体接触。
所述第一接触件、所述第二接触件和所述第三接触件可以具有相等高度并包括相同材料。
所述半导体器件还包括：源极金属，其在所述第一接触件上；场板，其在所述第二接触件上；以及栅极金属，其在所述第三接触件上，所述源极金属、所述场板和所述栅极金属具有相等厚度并包括相同材料。
所述半导体器件还可以包括处在所述第一区域中的连接结，所述栅极连接器在所述连接结内。
所述连接结和所述第一场扩散结可以具有相等深度和相等浓度。
一种半导体系统可以包括：变压器；以及开关装置，其连接到所述变压器的次级线圈，所述开关装置包括所述半导体器件。
示例实施例还针对一种半导体器件，包括：衬底，其包括第一区域和第二区域；沟槽栅晶体管，其在所述第一区域中，所述沟槽栅晶体管包括：在所述衬底内的第一沟槽、填充至少一部分所述第一沟槽的栅极、和在所述衬底内并且在所述第一沟槽的每个侧壁上的源极；层间绝缘膜，其在所述第一区域上，所述层间绝缘膜覆盖所述沟槽栅晶体管；第一场扩散结，其在所述第二区域中；场板，其在所述第一场扩散结上；以及场板绝缘膜，其在所述第一场扩散结与所述场板之间，所述场板绝缘膜的厚度与所述层间绝缘膜的厚度相等并且所述场板绝缘膜包括与所述层间绝缘膜相同的材料。
示例实施例还针对一种半导体器件，包括：衬底，其包括第一区域和第二区域；沟槽栅晶体管，其在所述第一区域中，所述沟槽栅晶体管包括：在所述衬底内的第一沟槽、填充至少一部分所述第一沟槽的栅极、和在所述衬底内并且在所述第一沟槽的每个侧壁上的源极；连接结，其在所述第一区域中；栅极连接器，其在所述第一区域的所述连接结内并且被构造为向所述栅极提供栅极电压，所述栅极连接器包括所述衬底内的第二沟槽和填充至少一部分所述第二沟槽的导体；以及第一场扩散结，其在所述第二区域中，所述连接结和所述第一场扩散结具有相等深度和相等浓度。
示例实施例还针对一种制造半导体器件的方法，该方法包括步骤：制备包括第一区域和第二区域的衬底；在所述第一区域中形成体区并且在所述第二区域中形成第一场扩散结；在所述第一区域中形成晶体管，所述晶体管包括栅极和在所述衬底内并围绕所述栅极的源极；在所述衬底上形成层间绝缘膜以覆盖所述晶体管和所述第一场扩散结；在所述第一区域中形成第一接触件以穿过所述层间绝缘膜并与所述源极接触；以及在所述第二区域中形成第二接触件以穿过所述层间绝缘膜并与所述第一场扩散结接触，所述第一接触件和所述第二接触件被同时形成。
形成所述晶体管的步骤可以包括形成沟槽栅晶体管，所述沟槽栅晶体管包括形成在所述衬底内的第一沟槽、填充至少一部分所述第一沟槽的所述栅极、和在所述衬底内并且在所述第一沟槽的每个侧壁上的所述源极。
示例实施例还针对一种半导体器件，包括：衬底，其包括有源区和终端区，所述衬底包括第二导电类型的材料；台柱，其在所述有源区和所述终端区中，所述台柱包括第一导电类型的材料；层间绝缘膜，其在所述有源区上；以及场板绝缘膜，其在所述终端区上，所述场板绝缘膜的厚度与所述层间绝缘膜的厚度相等并且所述场板绝缘膜包括与所述层间绝缘膜相同的材料。
示例实施例还针对一种半导体器件，包括：衬底，其包括第一区域和第二区域；晶体管，其在所述第一区域中；第一场扩散结，其在所述第二区域中；层间绝缘膜，其在所述衬底上，所述层间绝缘膜连续延伸以覆盖所述晶体管和所述第一场扩散结，所述层间绝缘膜在所述晶体管和所述第一场扩散结上方的上表面完全与所述衬底的底部平行；第一接触件，其在所述第一区域中，所述第一接触件穿过所述层间绝缘膜以与所述晶体管的源极接触；以及第二接触件，其在所述第二区域中，所述第二接触件穿过所述层间绝缘膜以与所述第一场扩散结接触，所述第一接触件和所述第二接触件具有相等的高度并包括相同材料。
所述层间绝缘膜的整个表面是可以是平坦的并与所述衬底的底部平行。
所述第一接触件和所述第二接触件的上表面可以与所述层间绝缘膜的上表面一样高。
所述半导体器件还可以包括处在所述第一接触件上的源极金属和处在所述第二接触件上的场板，所述源极金属和所述场板具有相等厚度并包括相同材料。
所述源极金属可以与所述第一接触件和所述层间绝缘膜接触，所述场板可以与所述第二接触件和所述层间绝缘膜接触。
附图说明
通过参考附图详细描述示例实施例，各特征将对于本领域普通技术人员变得显而易见，附图中：
图1示出了根据第一实施例的半导体器件的平面图。
图2示出了沿着图1的线A-A截取的剖面图。
图3示出了根据第二实施例的半导体器件的剖面图。
图4示出了根据第三实施例的半导体器件的剖面图。
图5示出了根据第四实施例的半导体器件的剖面图。
图6示出了根据第五实施例的半导体器件的剖面图。
图7示出了根据第六实施例的半导体器件的剖面图。
图8A示出了根据第七实施例的半导体器件的剖面图。
图8B示出了根据第八实施例的半导体器件的剖面图。
图9A示出了根据一些实施例的包括半导体器件的半导体系统的示例电路图。
图9B示出了根据一些实施例的包括半导体系统的电子系统的示例框图。
图10A和图10B示出了根据一些实施例的示例半导体系统。
图11至图15示出了根据一些实施例的制造半导体器件的方法中的各阶段的剖面图。
图16示出了根据其他实施例的制造半导体器件的方法中的中间阶段的剖面图。
图17示出了根据其他实施例的制造半导体器件的方法中的中间阶段的剖面图。
具体实施方式
通过参照下面对优选实施例和附图的详细描述可以更容易地理解示例实施例的优点和特征以及其实现方法。但是，本发明构思可以被实施为很多不同的形式，而不应将其解释为限制于本文所阐述的实施例。相反，这些实施例的提供使得本公开全面且完整，并且这些实施例将向本领域的技术人员全面地传达本发明的构思，仅由所附权利要求限定示例实施例。因此，在一些实施例中，没有详细说明公知方法、过程、组件和电路，以避免不必要地使本发明的各方面模糊。
要理解的是，尽管在本文中术语“第一”、“第二”等可以被用于描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应该被这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不偏离本发明构思的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以表述为第二元件、组件、区域、层或部分。
本文中使用的术语是仅为了描述特定的实施例的目的，并不旨在限制本发明。正如本文所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非文中清楚的表明。还要理解的是，术语“包括”、“包括……的”、“包含”和/或“包含……的”，当在本说明书中使用时，指定存在所述特征、整体、步骤、操作、元件和/或组件，但不排除一个或更多其他特征、整体、步骤、操作、元件、组件、和/或其组合的存在或添加。
除非另作定义，本文中使用的所有术语（包括技术术语和科学术语）具有与本发明所属领域的技术人员通常的理解相同的意思。还要理解的是，诸如通用字典中定义的术语之类的术语应该被解释为其具有的意思与其在相关领域的上下文中的意思一致，而不会被解释为理想化或过于正式的意义，除非本文中清楚地定义。
如果元件A的深度（高度、厚度或宽度）等于元件B的深度（高度、厚度或宽度），这意味着元件A的深度（高度、厚度或宽度）完全等于元件B的深度（高度、厚度或宽度），或者存在等于工艺误差的差异。
图1示出了根据第一实施例的半导体器件1的平面图。图2是沿着图1的线A-A截取的剖面图。
参照图1和图2，在根据第一实施例的半导体器件1中，在衬底102中定义了第一区域Ⅰ和第二区域Ⅱ。第一区域Ⅰ可以是但不限于有源区，第二区域Ⅱ可以是但不限于终端区。
衬底102可以包括基础衬底和生长在该基础衬底上的外延层。然而，本发明构思不限于此，例如，衬底102可以仅包括基础衬底。衬底102例如可以是硅衬底、砷化镓衬底、硅锗衬底、陶瓷衬底、石英衬底、或用于显示的玻璃衬底，或者可以是绝缘体上半导体（SOI）衬底。在下面的描述中，硅衬底将被用作示例。另外，衬底102可以为第二导电类型（例如，N型）。
沟槽栅晶体管100和栅极连接器200可以形成在第一区域Ⅰ中。
沟槽栅晶体管100可以包括体区106、第一接触孔108、第一沟槽109、栅极110、源极112、高浓度体区116、第一接触件145、源极金属140、以及漏极金属150。
第一沟槽109可以形成在衬底102内。可以沿着衬底102的顶表面并且沿着第一沟槽109的侧壁和底表面来形成栅绝缘膜120。栅绝缘膜120可以包括例如氧化硅膜、氮化硅膜、氮氧化硅膜和高K材料中的至少一个。高K材料可以包括例如HfO2、ZrO2和Ta2O5中的至少一个。
栅极110可以形成在第一沟槽109中，以不完全但部分地填充第一沟槽109。即，栅极110可以凹陷。可以使用但不限于多晶硅来形成栅极110。栅极110连接至栅极连接器200。栅极电压Vg可以经由栅极连接器200传递至栅极110。稍后将描述栅极连接器200。
体区106可以形成在相邻第一沟槽109之间的区域（即相邻栅极110之间的区域）中。体区106可以为不同于第二导电类型（例如，N型）的第一导电类型（例如，P型）。
如图中所示，从衬底102的顶表面至第一沟槽109的底表面的深度可以大于从衬底102的顶表面至体区106的深度。
具体地，在沟槽栅晶体管100中，电场可以集中在第一沟槽109的下部，从而降低绝缘内部压力。另外，当从衬底102的顶表面至第一沟槽109的底表面的深度小于从衬底102的顶表面至体区106的深度时，阈值电压会增加或者会发生开路缺陷。此外，如果从衬底102的顶表面至第一沟槽109的底表面的深度增加得太大以防止上述问题，则第一沟槽109的下部中的电场密度会增加，因而漂移区会减小。从而，很难形成绝缘内部压力。因此，需要对从衬底102的顶表面至第一沟槽109的底表面的深度与从衬底102的顶表面至体区106的深度之间的关系进行优化。例如，从衬底102的顶表面至第一沟槽109的底表面的深度可以调整为比从衬底102的顶表面至体区106的深度深大约0μm至大约0.5μm。
源极112形成在第一沟槽109的每个侧壁上，并且部分地与栅极110重叠。源极112可以为第二导电类型（例如，N型）。源极112可以是但不限于倾斜的。在此情况下，可以通过按一定角度注入杂质来形成源极112。
层间绝缘膜130可以形成在衬底102的整个表面上。具体地，层间绝缘膜130可以形成在衬底102上以填充第一沟槽109，并且可以形成在栅绝缘膜120上。层间绝缘膜130可以是但不限于氧化硅膜。
第一接触孔108可以形成在相邻第一沟槽109之间的区域（即，相邻栅极110之间的区域）中。第一接触孔108可以穿过层间绝缘膜130、栅绝缘膜120和部分衬底102。
第一接触件145形成在第一接触孔108中，以与源极112接触。
源极金属140形成在层间绝缘膜130和第一接触件145之上。源极金属140电连接至源极112并将源极电压Vs提供给源极112。源极金属140可以是但不限于图1所示的板型。源极金属140可以包括但不限于铝、铜、钨和钛中的至少一个。
层间绝缘膜130的表面可以是平坦的。即，由于层间绝缘膜130具有平坦的表面，因此形成在层间绝缘膜130表面上的源极金属140的表面也可以是平坦的。源极金属140的平坦表面可以减小当用于外部连接的导体（例如，引线接合）形成在源极金属140的表面上时会发生缺陷的可能性。
高浓度体区116形成在第一接触孔108之下并形成在相邻源极112之间。高浓度体区116可以为第一导电类型（例如，P型）并具有比体区106的浓度更大的浓度。高浓度体区116被设计为改善半导体器件（即，MOSFET）的断路开关（off-switch）特性。
漏极金属150可以形成在衬底102的背面上，即，形成在衬底102的与源极金属140相对的相对表面上。然而，本发明不限于此。漏极金属150可以包括但不限于铝、铜、钨和钛中的至少一个。
栅极连接器200可以包括第二沟槽209、绝缘膜220、导体210、第二接触孔208、第二接触件245、以及栅极金属240。
第二沟槽209可以形成在衬底102内。第二沟槽209可以与第一沟槽109同时制造。因此，第二沟槽209的深度可以等于第一沟槽109的深度。
绝缘膜220可以沿着第二沟槽209的侧壁和底表面共形地形成。绝缘膜220可以与栅绝缘膜120同时制造。即，绝缘膜220和栅绝缘膜120可以由相同材料形成至相等厚度。
导体210可以形成在第二沟槽209中，以不完全但部分地填充第二沟槽209。导体210可以与栅极110同时制造。即，导体210和栅极110可以由相同材料形成至相等厚度。
第二接触孔208可以穿过层间绝缘膜130和部分导体210。第二接触孔208可以与第一接触孔108同时制造。即，第一接触孔108和第二接触孔208可以形成为相等深度。
第二接触件245形成在第二接触孔208中。第二接触件245可以与第一接触件145同时制造。即，第一接触件145和第二接触件245可以由相同材料形成至相等高度。
栅极金属240例如直接形成在层间绝缘膜130和第二接触件245之上。栅极金属240可以围绕源极金属140，例如完全围绕源极金属140的周界，如图1所示。然而，本发明构思不限于此。导体210经由第二接触件245电连接至栅极金属240。栅极电压Vg可以经由栅极金属240传递至导体210和栅极110。
栅极连接器200形成在连接结206内。连接结206可以为第一导电类型（例如，P型）。如图中所示，连接结206可以比体区106相对于衬底102的顶表面更深。然而，连接结206的浓度可以小于体区106的浓度。
场扩散结306、306a和306b、场板绝缘膜330、第三接触孔308、第三接触件345、以及场板340可以形成在第二区域Ⅱ中。
场扩散结306、306a和306b可以具有第一导电型（例如，P型）。如图中所示，场扩散结306、306a和306b中的每一个可以比体区106更深。另外，场扩散结306、306a和306b的浓度可以低于体区106的浓度。如上配置的场扩散结306、306a和306b可以有效地扩散第一区域Ⅰ中形成的电场。
场扩散结306、306a和306b可以与连接结206同时制造。即，场扩散结306、306a和306b与连接结206可以形成为相等深度和相等浓度。
如图中所示，可以形成多个场扩散结306、306a和306b。场扩散结306、306a和306b中的一些，例如，场扩散结306a和306b可以不与场板340连接。
场板绝缘膜330可以与层间绝缘膜130同时制造。即，场板绝缘膜330和层间绝缘膜130可以由相同材料形成至相等厚度。也就是说，在第二区域Ⅱ中形成的层间绝缘膜可以用作场板绝缘膜330。
第三接触孔308可以穿过场板绝缘膜330（即层间绝缘膜）和部分衬底102。第三接触孔308可以与第一接触孔108和第二接触孔208同时制造。即，第一接触孔108、第二接触孔208和第三接触孔308可以形成为相等深度。然而，本发明不限于此。例如，仅同时制造第一接触孔108和第三接触孔308。在此情况下，第一接触孔108和第三接触孔308可以形成为相等深度。
第三接触件345形成在第三接触孔308中，以与场扩散结306接触。第三接触件345可以与第一接触件145和第二接触件245同时制造。即，第一接触件145、第二接触件245和第三接触件345可以由相同材料形成至相等高度。然而，本发明构思不限于此。例如，仅同时制造第一接触件145和第三接触件345。在此情况下，第一接触件145和第三接触件345可以由相同材料形成至相等高度。
场板340形成在场板绝缘膜330（即，层间绝缘膜）和第三接触件345之上。场板340可以围绕栅极金属240，如图1所示。然而，本发明构思不限于此。场板340可以是浮动的（floating）。
当将特定电平的源极电压Vs、漏极电压Vd和栅极电压Vg施加到沟槽栅晶体管100时，沟槽栅晶体管100开始工作。此时，电场可以在沟槽栅晶体管100的边缘（例如，106a）周围集中。在该边缘周围集中的电场可以减小击穿电压。然而，在根据本发明构思的第一实施例的半导体器件1中，集中的电场可以沿着场扩散结306、306a和306b扩散。另外，场板340可以有利于电场的扩散。
在根据本发明构思的第一实施例的半导体器件1中，当形成层间绝缘膜130时形成场板绝缘膜330。也就是说，层间绝缘膜130被用作场板绝缘膜330。即，不需要额外的（例如，单独的）工艺和额外的（例如，单独的）掩模来形成场板绝缘膜330。另外，当形成第一接触孔108和第一接触件145时，也形成第三接触孔308和第三接触件345。即，不需要额外的工艺和额外的掩模来形成第三接触孔308和第三接触件345。此外，当形成连接结206时，也形成场扩散结306。即，不需要额外的工艺和额外的掩膜来形成场扩散结306。总之，在第二区域Ⅱ中不需要额外的工艺和额外的掩膜来形成场板绝缘膜330、第三接触孔308、第三接触件345、以及场扩散结306、306a和306b。这可以简化制造工艺并提高价格竞争力。
图3示出了根据第二实施例的半导体器件2的剖面图。为了简单起见，下面的描述将集中在图2与图3的不同点上。
参照图3，在根据第二实施例的半导体器件2中，场扩散结306a和306b可以分别经由第三接触件345a和345b连接至场板340a和340b。连接至场板340a和340b的场扩散结306a和306b可以有利于电场的扩散。
第三接触孔308a和308b可以穿过场板绝缘膜330（即，层间绝缘膜）和部分衬底102。第三接触件345a和345b形成在第三接触孔308a和308b中，以分别与场扩散结306a和306b接触。场板340a和340b形成在场板绝缘膜330以及第三接触孔345a和345b之上。
第三接触孔308a和308b可以与第三接触孔308同时制造。第三接触件345a和345b可以与第三接触件345同时制造。场板340a和340b可以与场板340同时制造。
图4示出了根据第三实施例的半导体器件3的剖面图。为了简单起见，下面的描述将集中在图2与图4的不同点上。
参照图4，在根据第三实施例的半导体器件3中，层间绝缘膜130可以包括多个绝缘膜，例如，下部绝缘膜131和上部绝缘膜132。例如，下部绝缘膜131可以包括具有较好特性（例如，绝缘特性、间隙填充特性等）的材料，上部绝缘膜132可以包括可以较快较厚地形成的材料。
图5示出了根据第四实施例的半导体器件4的剖面图。为了简单起见，下面的描述将集中在图2与图5的不同点上。
参照图5，在根据第四实施例的半导体器件4中，可以使用大马士革方法来制造第一接触件145与源极金属140、第二接触件245与栅极金属240、第三接触件345与场板340。例如，第一接触件145与源极金属140、第二接触件245与栅极金属240、第三接触件345与场板340可以由铜制成。
图6示出了根据第五实施例的半导体器件5的剖面图。为了简单起见，下面的描述将集中在图2与图6的不同点上。
参照图6，在根据第五实施例的半导体器件5中，场扩散结307、307a和307b的深度可以等于体区106的深度。另外，连接结207的深度可以等于体区106的深度。然而，场扩散结307、307a和307b中的每一个的浓度可以高于体区106的浓度。另外，连接结207的浓度可以高于体区106的浓度。
图7示出了根据第六实施例的半导体器件6的剖面图。为了简单起见，下面的描述将集中在图2与图7的不同点上。
参照图7，在根据第六实施例的半导体器件6中，与形成沟槽栅晶体管100相反，可以在第一区域Ⅰ中形成平面晶体管101。平面晶体管101可以包括形成在衬底102上的栅极110'、形成在衬底102内以与栅极110'绝缘的源极112'。
当形成层间绝缘膜130时，也形成场板绝缘膜330。也就是说，层间绝缘膜130被用作场板绝缘膜330。另外，当形成第一接触孔108和第一接触件145时，也形成第三接触孔308和第三接触件345。
图8A示出了根据第七实施例的具有平面晶体管的半导体器件7的剖面图。图8B示出了根据第八实施例的具有沟槽栅晶体管的半导体器件8的剖面图。
参照图8A和图8B，在根据第七和第八实施例的半导体器件7和8中，第一导电类型（例如，P型）的杂质台柱199和399形成在衬底102内，以在竖直方向上延伸。由于衬底102为第二导电类型（例如，N型），因此如图中所示看起来似乎第一导电类型的杂质台柱199和399以及第二导电类型的杂质台柱交替重复在衬底102内。即，PN可以重复。这里，在PN结处可以形成耗尽层。耗尽层可以容易地在P和N之间的狭窄空间中横向扩展。即，由于漂移区在低电压下完全变成耗尽层，因此电场不集中在一个区域中。因此，即使电流流过的漂移区被设计成具有高浓度，也可以确保高击穿电压，其转而改善了半导体器件7和8的正向特性。
第一区域Ⅰ中的台柱199和第二区域Ⅱ中的台柱399可以同时形成。因此，台柱199和399可以形成为具有实质上相等的深度和浓度。
包括平面晶体管的半导体器件7可以采用图8A所示的台柱199和399，包括沟槽栅晶体管的半导体器件8可以采用图8B所示的台柱199和399。当形成层间绝缘膜130时，也形成场板绝缘膜330。也就是说，层间绝缘膜130被用作场板绝缘膜330。层间绝缘膜130和场板绝缘膜330可以由相同材料形成至相等厚度。
图9A示出了根据一些实施例的包括半导体器件的半导体系统1101的示例电路图。例如，半导体系统1101可以是电源装置。
参照图9A，根据一些实施例的包括半导体器件的半导体系统1101可以包括变压器T1、扼流线圈L1、整流二极管D1、平流电容器C1、开关晶体管Q1、以及校正控制器1105。
扼流线圈L1连接至变压器T1的次级线圈，以校正诸如电流重叠之类的失真。开关晶体管Q1将流过扼流线圈L1的电压切换至输出端。校正控制器1105通过向开关晶体管Q1提供控制信号来接通或断开开关晶体管Q1。整流二极管D1对通过扼流线圈L1接收到的电压进行整流。平流电容器C1对整流二极管D1整流后的电压进行平流，并输出平流后的电压。
校正控制器1105可以比输入电压的频率更快地接通或断开开关晶体管Q1，并可以将开关晶体管Q1的工作时间调整为与输入电压的幅值成比例。以此方式，可以根据校正控制器1105的开关周期来控制流过扼流线圈L1的电流量。从而，可以校正功率因数。
根据图1至图7的实施例的半导体器件中的至少一个可被用作开关晶体管Q1。尽管上文作为示例已描述了根据图1至图7的实施例的半导体器件中的至少一个用在电源装置中的情况，但示例实施例不限于该情况。
图9B示出了根据一些实施例的包括半导体系统的电子系统1100的示例框图。
参照图9B，根据实施例的电子系统1100可以包括控制器1110、输入/输出（I/O）装置1120、存储器装置1130、接口1140、电源装置1160、以及总线1150。控制器1110、I/O装置1120、存储器装置1130和/或接口1140可以通过总线1150彼此耦接。总线1150对应于传输数据的路径。
控制器1110可以包括例如微处理器、数字信号处理器、微控制器、以及能够执行与上述元件的功能类似的功能的逻辑元件中的至少一个。I/O装置1120可以包括例如键区、键盘和/或显示装置。存储器装置1130可以存储数据和/或命令。接口1140可以向通信网络发送数据和/或从通信网络接收数据。接口1140可以是有线或无线形式。例如，接口1140可以是天线或有线/无线收发器。尽管在图中未示出，然而电子系统1100还可以包括高速DRAM和/或SRAM作为用于改善控制器1110的工作的工作存储器。根据实施例的鳍式场效应晶体管可以提供在存储器装置1130内或者可以提供为控制器1110或I/O装置1120的组件。电源装置1160可以转换从外部源接收的电源并将转换后的电源提供给各组件1110至1140。一个或多个电源装置1160可以包括在电子系统1100中。电源装置1160可以是上面参照图9A描述的半导体系统1101。
电子系统1100可以应用于例如个人数字助理（PDA）、便携式计算机、网络平板电脑、无线手机、移动电话、数字音乐播放器、存储卡、以及能够在无线环境中发送和/或接收信息的所有电子产品。
图10A和图10B示出了根据一些实施例的半导体器件所能应用到的示例半导体系统。图10A示出了平板PC，图10B示出了笔记本电脑。对于本领域普通技术人员来说，根据实施例的半导体器件也可以应用于图中未示出的其他集成电路装置。
将参照图2和图11至图15来描述制造根据第一实施例的半导体器件的方法。图11至图15是示出了制造根据第一实施例的半导体器件的方法中的各中间阶段的剖面图。
参照图11，通过将第一导电类型的杂质注入到衬底102中来形成体区106。然后，通过将第一导电类型的杂质注入到衬底102中来形成连接结206和场扩散结306、306a和306b。如上所述，连接结206以及场扩散结306、306a和306b中的每一个均可以比体区106形成得更深并且可以具有比体区106的浓度更低的浓度。即，相比于体区106，可以以较高能量和较低浓度来注入连接结206以及场扩散结306、306a和306b。
参照图12，在衬底102内同时形成第一沟槽109和第二沟槽209。然后，沿着衬底102的顶表面以及第一沟槽109的侧壁和底表面形成栅极绝缘膜120。沿着第二沟槽209的侧壁和底表面形成绝缘膜220。将栅极绝缘膜120和绝缘膜220同时形成为例如图12中所示的单个连续层。
然后，在第一沟槽109中形成栅极110，以不完全但部分地填充第一沟槽109。在第二沟槽209中形成导体210，以不完全但部分地填充第二沟槽209。栅极110和导体210可以是但不限于多晶硅。同时形成栅极110和导体210。
参照图13，通过注入第二导电类型的杂质来形成源极112。然后，在第一区域Ⅰ上形成层间绝缘膜130，在第二区域Ⅱ上形成场板绝缘膜330。即，同时形成层间绝缘膜130和场板绝缘膜330。可以由相同材料将层间绝缘膜130和场板绝缘膜330形成为具有相等厚度。层间绝缘膜130和场板绝缘膜330可以是但不限于氧化硅膜。接着，例如通过化学机械抛光（CMP）对层间绝缘膜130的表面进行平坦化。
参照图14，形成第一接触孔108、第二接触孔208和第三接触孔308。形成第一接触孔108、第二接触孔208和第三接触孔308以穿过层间绝缘膜130（或场板绝缘膜330）和部分衬底102。如上所述，同时形成第一接触孔108、第二接触孔208和第三接触孔308。即，可以将第一接触孔108、第二接触孔208和第三接触孔308形成为具有相等深度。接着，在第一接触孔108之下形成高浓度体区116，而无需使用额外的掩模。
参照图15，在第一接触孔108、第二接触孔208和第三接触孔308中分别形成第一接触件145、第二接触件245和第三接触件345。同时形成第一接触件145、第二接触件245和第三接触件345。因此，可以由相同材料将第一接触件145、第二接触件245和第三接触件345形成为具有相等厚度。
回到图2，在层间绝缘膜130上形成源极金属140和栅极金属240，并且在场板绝缘膜330上形成场板340。这里，同时形成源极金属140、栅极金属240和场板340。可以由相同材料将源极金属140、栅极金属240和场板340形成为具有相等厚度。另外，在衬底102的背面上形成漏极金属150。
将参照图16来描述制造根据第五实施例的半导体器件的方法。图16是示出了制造根据第五实施例的半导体器件的方法中包括的中间阶段的剖面图。为了简单起见，下面描述将集中在图11与图16之间的不同点上。
参照图16，通过将第一导电类型的杂质注入到衬底102中来形成体区106。然后，通过将第一导电类型的杂质注入到衬底102中来形成连接结206以及场扩散结307、307a和307b。如上所述，将连接结206以及场扩散结307、307a和307b形成为具有与体区106的深度相等的深度并且具有比体区106的浓度更高的浓度。即，与体区106相比，可以以更高浓度来注入连接结206以及场扩散结307、307a和307b。后续工艺实质上与上面参照图12至图15描述的工艺相同。
将参照图17和图7来描述制造根据第六实施例的半导体器件的方法。图17是示出制造根据第六实施例的半导体器件的方法中的中间阶段的剖面图。
参照图17，在第一区域Ⅰ中形成平面晶体管101。平面晶体管101可以包括形成在衬底102上的栅极110'、以及形成在衬底102内以与栅极110'绝缘的源极112'。然后，形成层间绝缘膜130，与此同时，形成场板绝缘膜330。也就是说，层间绝缘膜130被用作场板绝缘膜330。
然后，形成第一接触孔108，与此同时，形成第三接触孔308。因此，第一接触孔108的深度可以等于第三接触孔308的深度。
回到图7，在第一接触孔108中形成第一接触件145，在第三接触孔308中形成第三接触件345。同时形成第一接触件145和第三接触件345。然后，在第一接触件145上形成源极金属140，在第三接触件345上形成场板340。同时形成源极金属140和场板340。
本文中已描述了示例实施例，尽管采用了特定术语，但它们以一般和描述性的意义来解释而不是为了限制目的。在某些情况下，在提交本申请之后，对于本领域普通技术人员来说显而易见的是，关于特定实施例描述的特征、特性和/或元件可以单独被使用或者与关于其他实施例描述的特征、特征和/或元件相结合使用，除非另有具体说明。因此，本领域技术人员应当理解，在不背离所附权利要求中阐述的本发明的精神和范围的情况下可以作出形式和细节上的各种改变。

Claims (30)

1.一种半导体器件，包括：
衬底，其包括第一区域和第二区域；
沟槽栅晶体管，其在所述第一区域中，所述沟槽栅晶体管包括：
在所述衬底内的第一沟槽，
填充至少一部分所述第一沟槽的栅极，和
在所述衬底内并且在所述第一沟槽的每个侧壁上的源极；
第一场扩散结，其在所述第二区域中；
层间绝缘膜，其在所述衬底上，所述层间绝缘膜覆盖所述沟槽栅晶体管和所述第一场扩散结；
第一接触件，其在所述第一区域中，所述第一接触件穿过所述层间绝缘膜并与所述源极接触；以及
第二接触件，其在所述第二区域中，所述第二接触件穿过所述层间绝缘膜并与所述第一场扩散结接触，所述第一接触件和所述第二接触件具有相等高度并包括相同材料。
2.如权利要求1所述的半导体器件，其中所述第一接触件和所述第二接触件被同时制造。
3.如权利要求1所述的半导体器件，其中所述第一接触件和所述第二接触件中的每一个还穿过所述衬底的一部分。
4.如权利要求1所述的半导体器件，还包括处在所述第一接触件上的源极金属和处在所述第二接触件上的场板，所述源极金属和所述场板具有相等厚度并包括相同材料。
5.如权利要求1所述的半导体器件，还包括处在所述第二区域中的第二场扩散结，所述第二场扩散结介于所述沟槽栅晶体管和所述第一场扩散结之间。
6.如权利要求5所述的半导体器件，还包括处在所述第二区域中的第三接触件，所述第三接触件穿过所述层间绝缘膜并穿过所述衬底的一部分，以与所述第二场扩散结接触。
7.如权利要求1所述的半导体器件，其中所述层间绝缘膜的表面被平坦化。
8.如权利要求1所述的半导体器件，还包括处在所述第一区域中的围绕所述栅极的体区，所述源极在所述体区内。
9.如权利要求8所述的半导体器件，其中所述体区具有第一深度，并且所述第一场扩散结具有不同于所述第一深度的第二深度。
10.如权利要求8所述的半导体器件，其中所述体区具有第一浓度，并且所述第一场扩散结具有不同于所述第一浓度的第二浓度。
11.如权利要求8所述的半导体器件，其中所述体区具有第一深度和第一浓度，并且所述第一场扩散结具有比所述第一深度更大的第二深度和比所述第一浓度更低的第二浓度。
12.如权利要求8所述的半导体器件，其中所述体区具有第一深度和第一浓度，并且所述第一场扩散结具有等于所述第一深度的第二深度和比所述第一浓度更高的第二浓度。
13.如权利要求8所述的半导体器件，还包括处在所述体区内的高浓度体区，所述高浓度体区与接触孔的底表面接触。
14.如权利要求1所述的半导体器件，还包括栅极连接器，其在所述第一区域中并且被构造为向所述栅极提供栅极电压，所述栅极连接器包括所述衬底内的第二沟槽和填充至少一部分所述第二沟槽的导体。
15.如权利要求14所述的半导体器件，其中所述层间绝缘膜覆盖所述栅极连接器，并且所述半导体器件还包括第三接触件，所述第三接触件穿过所述层间绝缘膜并穿过所述导体的一部分，以与所述导体接触。
16.如权利要求15所述的半导体器件，其中所述第一接触件、所述第二接触件和所述第三接触件具有相等高度并包括相同材料。
17.如权利要求15所述的半导体器件，还包括：
源极金属，其在所述第一接触件上；
场板，其在所述第二接触件上；以及
栅极金属，其在所述第三接触件上，所述源极金属、所述场板和所述栅极金属具有相等厚度并包括相同材料。
18.如权利要求15所述的半导体器件，还包括处在所述第一区域中的连接结，所述栅极连接器在所述连接结内。
19.如权利要求18所述的半导体器件，其中所述连接结和所述第一场扩散结具有相等深度和相等浓度。
20.一种半导体系统，包括：
变压器；以及
开关装置，其连接到所述变压器的次级线圈，所述开关装置包括如权利要求1所述的半导体器件。
21.一种半导体器件，包括：
衬底，其包括第一区域和第二区域；
沟槽栅晶体管，其在所述第一区域中，所述沟槽栅晶体管包括：
在所述衬底内的第一沟槽，
填充至少一部分所述第一沟槽的栅极，和
在所述衬底内并且在所述第一沟槽的每个侧壁上的源极；
层间绝缘膜，其在所述第一区域上，所述层间绝缘膜覆盖所述沟槽栅晶体管；
第一场扩散结，其在所述第二区域中；
场板，其在所述第一场扩散结上；以及
场板绝缘膜，其在所述第一场扩散结与所述场板之间，所述场板绝缘膜的厚度与所述层间绝缘膜的厚度相等并且所述场板绝缘膜包括与所述层间绝缘膜相同的材料。
22.一种半导体器件，包括：
衬底，其包括第一区域和第二区域；
沟槽栅晶体管，其在所述第一区域中，所述沟槽栅晶体管包括：
在所述衬底内的第一沟槽，
填充至少一部分所述第一沟槽的栅极，和
在所述衬底内并且在所述第一沟槽的每个侧壁上的源极；
连接结，其在所述第一区域中；
栅极连接器，其在所述第一区域的所述连接结内并且被构造为向所述栅极提供栅极电压，所述栅极连接器包括所述衬底内的第二沟槽和填充至少一部分所述第二沟槽的导体；以及
第一场扩散结，其在所述第二区域中，所述连接结和所述第一场扩散结具有相等深度和相等浓度。
23.一种制造半导体器件的方法，该方法包括步骤：
制备包括第一区域和第二区域的衬底；
在所述第一区域中形成体区并且在所述第二区域中形成第一场扩散结；
在所述第一区域中形成晶体管，所述晶体管包括栅极和在所述衬底内并围绕所述栅极的源极；
在所述衬底上形成层间绝缘膜以覆盖所述晶体管和所述第一场扩散结；
在所述第一区域中形成第一接触件以穿过所述层间绝缘膜并与所述源极接触；以及
在所述第二区域中形成第二接触件以穿过所述层间绝缘膜并与所述第一场扩散结接触，所述第一接触件和所述第二接触件被同时形成。
24.如权利要求23所述的方法，其中形成所述晶体管的步骤包括形成沟槽栅晶体管，所述沟槽栅晶体管包括形成在所述衬底内的第一沟槽、填充至少一部分所述第一沟槽的所述栅极、和在所述衬底内并且在所述第一沟槽的每个侧壁上的所述源极。
25.一种半导体器件，包括：
衬底，其包括有源区和终端区，所述衬底包括第二导电类型的材料；
台柱，其在所述有源区和所述终端区中，所述台柱包括第一导电类型的材料；
层间绝缘膜，其在所述有源区上；以及
场板绝缘膜，其在所述终端区上，所述场板绝缘膜的厚度与所述层间绝缘膜的厚度相等并且所述场板绝缘膜包括与所述层间绝缘膜相同的材料。
26.一种半导体器件，包括：
衬底，其包括第一区域和第二区域；
晶体管，其在所述第一区域中；
第一场扩散结，其在所述第二区域中；
层间绝缘膜，其在所述衬底上，所述层间绝缘膜连续延伸以覆盖所述晶体管和所述第一场扩散结，所述层间绝缘膜在所述晶体管和所述第一场扩散结上方的上表面完全与所述衬底的底部平行；
第一接触件，其在所述第一区域中，所述第一接触件穿过所述层间绝缘膜以与所述晶体管的源极接触；以及
第二接触件，其在所述第二区域中，所述第二接触件穿过所述层间绝缘膜以与所述第一场扩散结接触，所述第一接触件和所述第二接触件具有相等的高度并包括相同材料。
27.如权利要求26所述的半导体器件，其中所述层间绝缘膜的整个表面是平坦的并与所述衬底的底部平行。
28.如权利要求27所述的半导体器件，其中所述第一接触件和所述第二接触件的上表面与所述层间绝缘膜的上表面一样高。
29.如权利要求27所述的半导体器件，还包括处在所述第一接触件上的源极金属和处在所述第二接触件上的场板，所述源极金属和所述场板具有相等厚度并包括相同材料。
30.如权利要求29所述的半导体器件，其中所述源极金属与所述第一接触件和所述层间绝缘膜接触，所述场板与所述第二接触件和所述层间绝缘膜接触。
CN201310349441.8A 2012-08-13 2013-08-12 半导体器件及其制造方法 Pending CN103594515A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2012-0088498 2012-08-13
KR1020120088498A KR20140022518A (ko) 2012-08-13 2012-08-13 반도체 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
CN103594515A true CN103594515A (zh) 2014-02-19

Family

ID=49999330

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310349441.8A Pending CN103594515A (zh) 2012-08-13 2013-08-12 半导体器件及其制造方法

Country Status (5)

Country Link
US (1) US20140042530A1 (zh)
JP (1) JP2014039030A (zh)
KR (1) KR20140022518A (zh)
CN (1) CN103594515A (zh)
DE (1) DE102013108614A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108140670A (zh) * 2015-10-19 2018-06-08 维西埃-硅化物公司 具有采用间隙壁的自对准体接触的沟槽mosfet

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6577558B2 (ja) * 2012-08-21 2019-09-18 ローム株式会社 半導体装置
JP6284314B2 (ja) 2012-08-21 2018-02-28 ローム株式会社 半導体装置
JP6231422B2 (ja) * 2014-04-09 2017-11-15 トヨタ自動車株式会社 半導体装置
JP6261494B2 (ja) * 2014-12-03 2018-01-17 三菱電機株式会社 電力用半導体装置
JP6560142B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6560141B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
DE102016108949B4 (de) * 2016-05-13 2023-02-09 Infineon Technologies Austria Ag Halbleitervorrichtungen und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102016108943B4 (de) 2016-05-13 2019-03-07 Infineon Technologies Austria Ag Verfahren zum Bilden von Halbleiterbauelementen, Halbleiterbauelemente und Leistungshalbleiterbauelemente
US9691864B1 (en) 2016-05-13 2017-06-27 Infineon Technologies Americas Corp. Semiconductor device having a cavity and method for manufacturing thereof
US10720517B2 (en) * 2017-10-17 2020-07-21 University Of Zagreb Faculty Of Electrical Engineering And Computing Horizontal current bipolar transistor with floating field regions
JP7070501B2 (ja) * 2019-05-14 2022-05-18 株式会社デンソー 半導体モジュール
US11908928B2 (en) 2021-11-24 2024-02-20 Infineon Technologies Austria Ag Field plate anchoring structure for trench-based semiconductor devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060180856A1 (en) * 2003-06-26 2006-08-17 Renesas Technology Corporation Semicondutor device and a method of manufacturing the same
US20090267143A1 (en) * 2008-04-29 2009-10-29 Fu-Yuan Hsieh Trenched mosfet with guard ring and channel stop
CN101969073A (zh) * 2010-08-27 2011-02-09 东南大学 快速超结纵向双扩散金属氧化物半导体管
US20120037954A1 (en) * 2010-08-10 2012-02-16 Force Mos Technology Co Ltd Equal Potential Ring Structures of Power Semiconductor with Trenched Contact

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007221024A (ja) * 2006-02-20 2007-08-30 Toshiba Corp 半導体装置
US7898831B2 (en) * 2008-05-09 2011-03-01 Alpha and Omega Semiconductor Inc. Device and method for limiting drain-source voltage of transformer-coupled push pull power conversion circuit
US20100090274A1 (en) * 2008-10-10 2010-04-15 Force Mos Technology Co. Ltd. Trench mosfet with shallow trench contact
WO2011013379A1 (en) * 2009-07-31 2011-02-03 Fuji Electric Systems Co., Ltd. Semiconductor apparatus
KR101534891B1 (ko) 2011-01-31 2015-07-08 순천시 악취 제거능을 갖는 미생물 및 이의 이용
US8614482B2 (en) * 2011-12-30 2013-12-24 Force Mos Technology Co., Ltd. Semiconductor power device having improved termination structure for mask saving

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060180856A1 (en) * 2003-06-26 2006-08-17 Renesas Technology Corporation Semicondutor device and a method of manufacturing the same
US20090267143A1 (en) * 2008-04-29 2009-10-29 Fu-Yuan Hsieh Trenched mosfet with guard ring and channel stop
US20120037954A1 (en) * 2010-08-10 2012-02-16 Force Mos Technology Co Ltd Equal Potential Ring Structures of Power Semiconductor with Trenched Contact
CN101969073A (zh) * 2010-08-27 2011-02-09 东南大学 快速超结纵向双扩散金属氧化物半导体管

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108140670A (zh) * 2015-10-19 2018-06-08 维西埃-硅化物公司 具有采用间隙壁的自对准体接触的沟槽mosfet
US10903163B2 (en) 2015-10-19 2021-01-26 Vishay-Siliconix, LLC Trench MOSFET with self-aligned body contact with spacer
US10930591B2 (en) 2015-10-19 2021-02-23 Vishay-Siliconix, LLC Trench MOSFET with self-aligned body contact with spacer

Also Published As

Publication number Publication date
KR20140022518A (ko) 2014-02-25
DE102013108614A1 (de) 2014-02-13
US20140042530A1 (en) 2014-02-13
JP2014039030A (ja) 2014-02-27

Similar Documents

Publication Publication Date Title
CN103594515A (zh) 半导体器件及其制造方法
US10727334B2 (en) Lateral DMOS device with dummy gate
US9472622B2 (en) Semiconductor device and method for fabricating the same
US8604525B2 (en) Transistor structure with feed-through source-to-substrate contact
US9806160B2 (en) Power integrated devices, electronic devices including the same, and electronic systems including the same
US9627518B2 (en) Power integrated devices, electronic devices including the same and electronic systems including the same
US10056479B2 (en) Semiconductor device
US8445958B2 (en) Power semiconductor device with trench bottom polysilicon and fabrication method thereof
US20130292763A1 (en) Semiconductor Devices Having Reduced On Resistance
CN101573799A (zh) 集成互补低电压射频横向双扩散金属氧化物半导体
CN101719495A (zh) 半导体器件及其制造方法
US9520396B2 (en) Method for making high voltage integrated circuit devices in a fin-type process and resulting devices
US20140054711A1 (en) System and Method for a Vertical Tunneling Field-Effect Transistor Cell
US20100214016A1 (en) Trench Device Structure and Fabrication
US20120049263A1 (en) Semiconductor device having extra capacitor structure and manufacturing method thereof
CN108400094B (zh) 屏蔽栅场效应晶体管及其制造方法(锤形)
KR20200027014A (ko) Igbt 전력소자
US20140042531A1 (en) Semiconductor device and method for fabricating the same
US8536646B2 (en) Trench type power transistor device
US20110163374A1 (en) Trench-typed power mos transistor and method for making the same
CN103545374A (zh) 半导体器件
TWI529943B (zh) 溝槽式功率金氧半場效電晶體與其製造方法
US10008573B1 (en) High-voltage metal-oxide-semiconductor transistor device
US8080457B1 (en) Fabrication method of power semiconductor structure with low gate charge
US20090212355A1 (en) Metal-Oxide-Semiconductor Transistor Device and Method for Making the Same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140219

WD01 Invention patent application deemed withdrawn after publication