JP2016103561A - 半導体装置 - Google Patents

Abstract

【課題】活性領域のｐ型柱状領域の電荷とｎ型柱状領域の電荷との比と外周領域のｐ型柱状領域の電荷とｎ型柱状領域の電荷との比を変更すること無く、容易に活性領域の耐圧を低減できる半導体装置を提供することを目的とする。【解決手段】第1導電型の第1半導体領域と、第1半導体領域上に配置された第２導電型の第２半導体領域と、第２半導体領域上に配置された第１導電型の第３半導体領域と、を含む半導体基体と、第２半導体領域上及び第２半導体領域上から第1半導体領域上に延びる絶縁膜上に配置された制御電極と、第1半導体領域に接して配置され、第1半導体領域と交互に繰り返し配置された第２導電型の第４半導体領域と、を有し、第２半導体領域上の制御電極の第1の部分との距離は、第１半導体領域上の制御電極の第２の部分との距離よりも近く、制御電極の第1の部分から第２の部分の間に第１半導体領域上で距離が増加する移行部を有する半導体装置。【選択図】図１

Description

本発明は、スイッチング動作を行う半導体装置に関する。

従来、スーパージャンクション構造を有する半導体装置が知られている。

特許文献１には、ドリフト領域内にスーパージャンクション構造を有する活性領域と、活性領域の周囲のドリフト領域内にスーパージャンクション構造を有する外周領域とを備えた半導体装置が開示されている。この半導体装置の活性領域のドリフト領域内では、複数の第１ｐ型柱状領域と複数の第１ｎ型柱状領域とが交互に形成されている。更に、外周領域のドリフト領域内では、複数の複数の第２ｐ型柱状領域と複数の第２ｎ型柱状領域とが交互に形成されている。更に、外周領域では、上述のｐ型柱状領域とｎ型柱状領域の上層に、第３ｐ型柱状領域が形成されている。
特許文献１の半導体装置では、第３ｐ型柱状領域の間隔を活性領域から離れるにつれて狭くなっている。これにより、ｐ型柱状領域の電荷とｎ型柱状領域の電荷との比（チャージ比）をほぼ一定とする関係を保ちながら、空乏層を外周領域内のより外側へと良好に伸ばし、耐圧の向上を実現している。

特開２０１１−０２９３９３号公報

しかしながら、特許文献１のようなスーパージャンクション構造を有する半導体装置において、活性領域におけるｐ型柱状領域の電荷とｎ型柱状領域の電荷との比（チャージ比）は、外周領域におけるｐ型柱状領域の電荷とｎ型柱状領域の電荷との比（チャージ比）とほぼ一定となっている。

このため、ｐ型柱状領域やｎ型柱状領域の不純物濃度を変更することが難しく、活性領域の耐圧を外周領域の耐圧よりも低くすることが困難である。また、ｐ型柱状領域の電荷とｎ型柱状領域の電荷との比（チャージ比）は半導体装置毎のバラつきが大きく、半導体装置の耐圧が設計値から変動するという問題もある。

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第1導電型の第1半導体領域と、第1半導体領域上に配置された第２導電型の第２半導体領域と、第２半導体領域上に配置された第１導電型の第３半導体領域と、を含む半導体基体と、第２半導体領域上及び第２半導体領域上から第1半導体領域上に延びる絶縁膜上に配置された制御電極と、第1半導体領域に接して配置され、第1半導体領域と交互に繰り返し配置された第２導電型の第４半導体領域と、を有し、第２半導体領域上の制御電極の第1の部分との距離は、第１半導体領域上の制御電極の第２の部分との距離よりも近く、制御電極の第1の部分から第２の部分の間に第１半導体領域上で距離が増加する移行部を有することを特徴とする。

本発明は以上のように構成されているので、活性領域におけるｐ型柱状領域の電荷とｎ型柱状領域の電荷との比（チャージ比）と外周領域におけるｐ型柱状領域の電荷とｎ型柱状領域の電荷との比（チャージ比）を変更することも無く、容易に活性領域の耐圧を低減することができる。

半導体装置１の断面図である。 半導体装置１の断面図における部分図である。 半導体装置１の平面図である。 半導体装置１の平面図である。 実施例の電位分布シミュレーションの結果である。 比較例の電位分布シミュレーションの結果である。

以下、本発明の実施の形態となる半導体装置について説明する。

以下、図面を参照して、ＦＥＴ（電界効果トランジスタ）を複数有する半導体装置に本発明を適用した実施形態について説明する。図１は、半導体装置の断面図である。図２は、半導体装置のゲート構造を部分的に示した断面図である。図３は、半導体装置の平面概略図である。尚、図１は、図３のＩ−Ｉ線に沿った断面図である。図４は活性領域のゲート構造に注目した平面図である。以下の説明において、図１の矢印で示す外内を、外側及び内側とする。図３は、ｐ型ベース領域及び電界緩和領域の平面形状を説明するためのものであり、不要な構成を省略している。

図１〜図３に示すように、半導体装置１は、活性領域２と、外周領域３と、等電位リング領域４とを有する。活性領域２は、スーパージャンクション構造を有する複数の半導体装置（ＦＥＴ）６が形成された領域である。

図１〜図４に示すように、活性領域２は、基板１１と、ｎ−型ドリフト領域（請求項の第１導電型領域に相当）１２と、複数のｐ−型柱状領域（請求項の第１柱状領域に相当）１３と、ｐ型ベース領域１４と、ｎ型ソース領域１５と、ゲート電極１６と、ゲート絶縁膜１７と、ソース電極１８と、ドレイン電極１９とを備えている。尚、以下の説明において、構成１１〜１５を半導体基体７とする。

基板１１は、シリコン（Ｓｉ）等の半導体にｎ型の不純物であるリン（Ｐ）等がドープされたｎ＋型半導体からなる。基板１１は、ドレイン領域として機能する。

ｎ−型ドリフト領域１２は、基板１１の一方の主面１１ａに形成されている。ｎ−型ドリフト領域１２は、基板１１よりも低い不純物濃度を有する。

ｐ−型柱状領域１３は、シリコン（Ｓｉ）等の半導体にｐ型の不純物であるボロン（Ｂ）等がドープされたｐ−型半導体からなる。ｐ−型柱状領域１３は、ｎ−型ドリフト領域１２の内部に形成され、ｐ−型柱状領域１３とｎ−型ドリフト領域１２が交互に接するように配置されている。ｐ−型柱状領域１３は、半導体基体７の上下方向に延びるように形成されている。ｐ−型柱状領域１３は、平面視にて、ドット状に形成されている。

ｐ−型柱状領域１３と隣接するｐ−型柱状領域１３との距離（ピッチ）Ｄは、全て等しくなるように配置されている。尚、ここでいう距離とは、平面視において、隣接するｐ−型柱状領域１３の中心間距離のことである。各ｐ−型柱状領域１３の深さ、不純物濃度及び幅（平面積）は、全て等しくなるように構成されている。

ｐ型ベース領域１４は、ｐ型半導体からなる。ｐ型ベース領域１４の不純物濃度は、ｐ−型柱状領域１３の不純物濃度よりも高い。ｐ型ベース領域１４は、ｐ−型柱状領域１３の上部に形成されている。ｐ型ベース領域１４の上面は、半導体基体７の一方の主面７ａに露出している。ｐ型ベース領域１４は、図３及び図４に示すように、平面視にて、六角形状のドット状に形成されている。ｐ型ベース領域１４と隣接するｐ型ベース領域１４との距離（ピッチ）は、全て等しくなるように配置されている。各ｐ型ベース領域１４の深さ、不純物濃度及び幅は、全て等しくなるように構成されている。

ｎ型ソース領域１５は、各ｐ型ベース領域１４の内側に島状に形成されている。ｎ型ソース領域１５は、半導体基体７の一方の主面７ａに露出している。

絶縁膜１７は、半導体基体７とゲート電極１６と絶縁するゲート絶縁膜の部分と、ゲート電極１６とソース電極１８と絶縁する層間絶縁膜の部分が含まれる。

ゲート電極１６は、多結晶シリコンからなる。ゲート電極１６は、平面視にて、網目状に形成されている。ゲート電極１６の端部は、ゲート端子（図示略）に接続されている。ゲート電極１６は、ｎ−型ドリフト領域１２とｎ型ソース領域１５とを跨ぐようにｐ型ベース領域１４上に配置されている。これによりゲート電極１６と対向する領域のｐ型ベース領域１４には、チャネルが形成される。ゲート電極１６はｐ型ベース領域１４と対向する第1の部分１６１と、ｎ−型ドリフト領域１２と対向する第2の部分１６３と、第1の部分１６１から第2の部分１６３へと移行する移行部１６２とを有する。ここで、第２の部分１６３と半導体基体７の一方の主面７ａとの距離は、第1の部分１６１と半導体基体７の一方の主面７ａとの距離よりも長くなっており、第２の部分１６３と半導体基体７の一方の主面７ａとの間の絶縁膜１７の部分は、第1の部分１６１と半導体基体７の一方の主面７ａとの間の絶縁膜１７の部分よりも厚くなっている。移行部１６２は半導体基体７との角度が５度〜６５度（例えば、４５度）になっており、第1の部分１６１から第2の部分１６３に向かって一定の角度を有する傾斜面となっている。ただし、移行部１６２と半導体基体７とが成す角度は、第1の部分１６１から第2の部分１６３に向かって徐々に急にしても良い。
また、図４で示すように、平面視にて、ゲート電極１６の第1の部分１６１は六角のリング形状になっている。また、ゲート電極１６の移行部１６２は、ゲート電極１６の第1の部分１６１を囲むように配置されている。ゲート電極１６の第２の部分１６３は、ゲート電極１６の移行部１６２を囲み、ゲート電極１６の第２の部分１６３の一部は隣り合うゲート電極１６の第２の部分１６３の一部と共有しており、網目形状になっている。活性領域２のｐ−型柱状領域１３が六角形の角部にドット状に配置されている場合、ゲート電極１６の第２の部分１６３の面積は活性領域２のｐ−型柱状領域１３をストライプ状に配置した場合のゲート電極１６の第２の部分１６３の面積に比べて大きくなってしまうが、第２の部分１６３と半導体基体７の一方の主面７ａとの距離は、第1の部分１６１と半導体基体７の一方の主面７ａとの距離よりも長くなっており、半導体装置１のドレイン・ゲート間容量（Ｃrss）を低く抑えることができる。

ソース電極１８は、ｎ型ソース領域１５に電子を注入するものである。ソース電極１８は、ｐ型ベース領域１４及びｎ型ソース領域１５とオーミック接続されている。

外周領域３は、活性領域２の外周を囲むように形成され、耐圧を向上させるためのものである。図１及び図３に示すように、外周領域３は、基板１１と、ｎ−型ドリフト領域１２と、複数のｐ−型柱状耐圧向上領域２３ｎ（ｎ＝１、２・・）と、ｐ型電界緩和領域２４ｎ（ｎ＝１、２・・）と、絶縁膜２７とを備えている。ｐ−型柱状耐圧向上領域２３ｎが、請求項の第２柱状領域に相当する。尚、外周領域３の構成のうち、活性領域２と同じ構成には、同じ符号を付けて説明を省略する。

外周領域３のｐ−型柱状耐圧向上領域（以下、ｐ−型柱状領域という）２３ｎは、活性領域２のｐ−型柱状領域１３と同じ構成を有する。即ち、ｐ−型柱状領域２３ｎと隣接するｐ−型柱状領域２３ｎ±１との距離Ｄは、ｐ−型柱状領域１３と全て等しくなるように配置されている。各ｐ−型柱状領域２３ｎの深さ、不純物濃度及び幅は、ｐ−型柱状領域１３と全て等しくなるように構成されている。このような関係にするためには、活性領域２のｐ−型柱状領域１３及びｐ−型柱状領域２３ｎは六角形の角部にドット状に配置にすることが望ましい。もし、活性領域２のｐ−型柱状領域１３がストライプ状に配置されていた場合、ｐ−型柱状領域１３の外周領域３側の端部と外周領域３のｐ−型柱状領域２３ｎの配置を上記構成にすることが困難となる。

このような構造により、外周領域３におけるｎ−型ドリフト領域１２の電荷とｐ−型柱状領域２３ｎの電荷との比（以下、チャージ比）が、活性領域２におけるｎ−型ドリフト領域１２とｐ−型柱状領域１３とのチャージ比と等しくなる。

ｐ型電界緩和領域２４ｎは、ｐ型半導体からなる。ｐ型電界緩和領域２４ｎの不純物濃度は、ｐ型ベース領域１４の不純物濃度と略等しい。ｐ型電界緩和領域２４ｎは、ｐ−型柱状領域２３ｎの上部に形成されている。ｐ型電界緩和領域２４ｎの上面は、半導体基体７の一方の主面７ａに露出している。ｐ型電界緩和領域２４ｎは、図３に示すように、平面視にて、ドット状に形成されている。

ｐ型電界緩和領域２４ｎと隣接するｐ型電界緩和領域２４ｎ±１との距離Ｄは、全て等しくなるように配置されている。尚、ここでいう距離とは、平面視において、隣接するｐ型電界緩和領域２４ｎの中心間距離のことである。

図１に示すように、ｐ型電界緩和領域２４ｎの幅Ｗｎは、外周領域３の内側から外側に近づくに連れて徐々に小さくなるように形成されている。即ち、
Ｗ１＞Ｗ２＞Ｗ３
となる。尚、ここでいう幅Ｗｎとは、外内方向上の幅のことである。一例として、「Ｄ１×０．９＝Ｄ２」、「Ｄ２×０．９＝Ｄ３」と、０．１ずつ幅Ｗｎが小さくなるように設定してもよい。これにより、ｐ型電界緩和領域２４ｎと隣接するｐ型電界緩和領域２４ｎ＋１との間隔Ｓｎは、外側に近づくに連れて徐々に大きくなる。即ち、
Ｓ１＜Ｓ２
となる。

ｐ型電界緩和領域２４ｎの深さは、外側にいくに連れて、徐々に浅くなるように形成されている。各ｐ型電界緩和領域２４ｎの不純物濃度は、全て略等しくなるように形成されている。

絶縁膜２７は、シリコン酸化膜からなる。絶縁膜２７は、外周領域３の半導体基体７の主面７ａを覆うように形成されている。

等電位リング領域４は、外周領域３の外周を囲むように構成されている。図１に示すように、等電位リング領域４は、外周領域３を囲むリング電極３１を有する。リング電極３１は、ドリフト領域１２と接続される。これにより、等電位リング領域４は、空乏層が半導体基体７の側面に延びることを抑制する機能とともに、絶縁膜２７の表面の電荷を安定させる機能とを有する。

（半導体装置１の動作）
次に、上述した半導体装置１の動作について説明する。

まず、ＦＥＴである半導体装置１がオン状態になる場合について説明する。

ドレイン電極１９とソース電極１８との間に、ドレイン電極１９の電位がソース電極１８の電位よりも高くなるような電圧を印加する。この状態で、ゲート電極１６に閾値以上の電圧が印加されると、ゲート電極１６と対向する領域のｐ型ベース領域１４にキャリア（電子）が、蓄積される。これにより、チャネルが、ｐ型ベース領域１４の上面部の当該領域に形成される。この結果、ソース電極１８から注入されたキャリア（電子）が、ｎ型ソース領域１５、ｐ型ベース領域１４のチャネル、ｎ−型ドリフト領域１２、基板１１を流れて、ドレイン電極１９に達する。尚、電流は、ドレイン電極１９からソース電極１８へと流れる。

次に、ＦＥＴである半導体装置１がオフ状態の場合について説明する。

オフ状態では、空乏層が、活性領域２のｐ−型柱状領域１３間のみならず外周領域３のｐ−型柱状領域２３ｎ間にも広がる。これにより、活性領域２の外周での電界集中が抑制される。更に、外周領域３では、電界緩和領域２４ｎの幅Ｗｎが、外側に近づくに連れて、小さくなるように構成されている。このため、空乏層は、外周領域３の最も外側のｐ−型柱状領域２３３の外側まで広がり、且つ、空乏層の厚みは、外周領域３の外側に近づくに連れて、緩やかに小さくなる。これにより、外周領域３の外側においても電界が緩和されて、電界集中が抑制される。この結果、外周領域３の外側においてもリーク電流が抑制されて、耐圧が向上する。ここで、ゲート電極１６は移行部１６２を有しているので、半導体基体７に対し、移行部１６２及び第2の部分１６３におけるフィールドプレート効果が、第１の部分１６１におけるフィールドプレート効果が低減される。その結果、移行部１６２と対向するｎ−型ドリフト領域１２の領域に電界集中点が生じる。以上から、ｐ−型柱状領域１３や外周領域３のｐ−型柱状領域２３ｎの不純物濃度や形状等を変更してｐ層とｎ層のチャージ比を変更することもなく、外周領域３側の耐圧よりも活性領域２側の耐圧を良好に下げることができ、活性領域２側でリーク電流を流すことができる。

また、半導体装置１は、半導体基体７に対し、移行部１６２及び第2の部分１６３が第１の部分１６１よりも離間していることで、ドレイン・ゲート間容量（Ｃrss）をｎ−型ドリフト領域１２の不純物濃度等を変更することなく、低減することができる。

（電位分布シミュレーションによる実証）
次に、上述した効果を実証するために実施した電位分布シミュレーションについて説明する。
上述した実施形態による半導体装置１に対応する実施例と、実施例と比較するための比較例について電位分布シミュレーションを行った。

実施例は、実施形態に基づいて、移行部を有するゲート電極を備えるものである。

比較例は、移行部を備えない構成とした。尚、その他のパラメータは、実施例と同じ数である。

実施例、比較例の電位分布シミュレーションの結果をそれぞれ図５及び図６に示す。

図５に示すように、実施例では、ゲート電極１６は移行部１６２の下のｎ−型ドリフト領域１２の領域において、図６の比較例の場合に比べて電界が高くなっていることがわかる。この結果、実施例では、比較例に比べて活性領域２側の耐圧を外周領域３側の耐圧より低くできることがわかる。

以上、実施形態を用いて本発明を詳細に説明したが、本発明は本明細書中に説明した実施形態に限定されるものではない。本発明の範囲は、特許請求の範囲の記載及び特許請求の範囲の記載と均等の範囲により決定されるものである。以下、上記実施形態を一部変更した変更形態について説明する。

例えば、上述した実施形態の各構成の形状、数値、材料等は適宜変更可能である。

上述した実施形態では、外周領域のｐ−型柱状領域及び電界緩和領域を３個配列する構成を示したが、電界緩和領域の個数は適宜変更可能である。

上述した実施形態では、電界緩和領域の幅を、外側に近づくに連れて徐々に小さくしたが、幅の変化の仕方は変更可能である。例えば、最も内側の電界緩和領域の幅と最も外側の電界緩和領域の幅とを異ならせて、電界緩和領域の幅が等しくする領域を途中に設けてもよい。換言すれば、最も内側の電界緩和領域間の間隔と最も外側の電界緩和領域の間隔とを異ならせて、電界緩和領域間の間隔が等しくする領域を途中に設けてもよい。

上述した実施形態では、電界緩和領域の深さを、外側に近づくに連れて徐々に浅くしたが、深さの変化の仕方は変更可能である。例えば、電界緩和領域の深さを全て等しくしてもよい。また、電界緩和領域の深さが等しくする領域を途中に設けてもよい。更に、電界緩和領域の深さをベース領域よりも深くしてもよい。

上述した実施形態では、ｐ−型柱状領域を複数回積層することによって形成するスタック型について説明したが、ドレイン層にトレンチを形成した後、埋め込みによってｐ型柱状領域を形成するトレンチ型に本発明を適用しても、上述した実施形態と同様の効果が得られる。

上述した実施形態では、平面視にて、電界緩和領域をドット状に形成したが、活性領域を囲むようにリング状に形成してもよい。尚、電界緩和領域をリング状にする場合でも、活性領域及び外周領域において、ｐ型柱状領域は、平面視にて、ドット状が好ましい。

上述した実施形態におけるｐ型及びｎ型は、一例であり、反転させてもよい。

１ 半導体装置
２ 活性領域
３ 外周領域
４ 等電位リング領域
７ 半導体基体
７ａ 主面
１１ 基板
１１ａ 主面
１１ｂ 主面
１２ ｎ−型ドリフト領域
１３ ｐ−型柱状領域
１４ ｐ型ベース領域
１５ ｎ型ソース領域
１６ ゲート電極
１７ ゲート絶縁膜
１８ ソース電極
１９ ドレイン電極
２３ｎ ｐ−型柱状耐圧向上領域
２４ｎ ｐ型電界緩和領域
２７ 絶縁膜
３１ リング電極
３５ａ〜３５ｇ ｎ型ドリフト領域層
３６、３８、３９ レジスト膜
３６ａ、３８ａ、３９ａ 開口部
３７ａ〜３７ｆ ｐ型不純物領域
Ｄ 距離
Ｓｎ 間隔
Ｗｎ 幅

Claims (5)

1. 第1導電型の第1半導体領域と、
   前記第1半導体領域上に配置された第２導電型の第２半導体領域と、
   前記第２半導体領域上に配置された第１導電型の第３半導体領域と、
   を含む半導体基体と、
   前記第２半導体領域上及び前記第２半導体領域上から前記第1半導体領域上に延びる絶縁膜上に配置された制御電極と、
   前記第1半導体領域に接して配置され、前記第1半導体領域と交互に繰り返し配置された第２導電型の第４半導体領域と、
   を有し、
   前記第２半導体領域上の前記制御電極の第1の部分との距離は、前記第１半導体領域上の前記制御電極の第２の部分との距離よりも近く、前記制御電極の前記第1の部分から前記第２の部分の間に前記第１半導体領域上で距離が増加する移行部を有することを特徴とする半導体装置。
   
2. 前記移行部と前記半導体基体との成す角度が５〜６０度であることを特徴とする請求項１に記載の半導体装置。
   
3. 平面視にて、前記移行部は、前記第1の部分を囲み、
   前記第２の部分は、前記移行部を囲っていることを特徴とする請求項１又は２に記載の半導体装置。
4. 隣り合う前記制御電極の前記第２の部分は共有していることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
   
5. 前記第1の部分は六角のリング形状になっていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。

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