JP2003115589A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/063—Reduced surface field [RESURF] pn-junction structures
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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Abstract
(57)【要約】
【課題】 ドリフト部の周りの耐圧構造部が並列ｐｎ構
造を有する半導体装置において、その耐圧構造部の占有
面積の拡大を招かずに、耐圧構造部の表面電界を緩和で
き、高耐圧化を図ることができる半導体装置を提供する
ことにある。 【解決手段】 縦形ドリフト部２２の周りの耐圧構造部
１２０は、基板の厚さ方向に配向する層状縦形のｎ型領
域１２０ａと、基板の厚さ方向に配向する層状縦形のｐ
型領域１２０ｂとを交互に繰り返して接合して成る第２
の並列ｐｎ構造を有している。この耐圧構造部１２０の
第２の並列ｐｎ構造の長さは縦形ドリフト部２２の第１
の並列ｐｎ構造のそれよりも短くなっている。耐圧構造
部１２０のうち、第２の並列ｐｎ構造の主面側にはｎ型
の高抵抗層１２２が形成されている。ｐベース領域１３
ａの周りには複数のｐ型リング１２４ａ〜１２４ｅが形
成されている。
造を有する半導体装置において、その耐圧構造部の占有
面積の拡大を招かずに、耐圧構造部の表面電界を緩和で
き、高耐圧化を図ることができる半導体装置を提供する
ことにある。 【解決手段】 縦形ドリフト部２２の周りの耐圧構造部
１２０は、基板の厚さ方向に配向する層状縦形のｎ型領
域１２０ａと、基板の厚さ方向に配向する層状縦形のｐ
型領域１２０ｂとを交互に繰り返して接合して成る第２
の並列ｐｎ構造を有している。この耐圧構造部１２０の
第２の並列ｐｎ構造の長さは縦形ドリフト部２２の第１
の並列ｐｎ構造のそれよりも短くなっている。耐圧構造
部１２０のうち、第２の並列ｐｎ構造の主面側にはｎ型
の高抵抗層１２２が形成されている。ｐベース領域１３
ａの周りには複数のｐ型リング１２４ａ〜１２４ｅが形
成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴ（絶
縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（伝導度
変調型ＭＯＳＦＥＴ）、バイポーラトンラジスタ等の能
動素子やダイオード等の受動素子に適用可能で高耐圧化
と大電流容量化が両立する縦形パワー半導体装置及びそ
の製造方法に関する。
縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（伝導度
変調型ＭＯＳＦＥＴ）、バイポーラトンラジスタ等の能
動素子やダイオード等の受動素子に適用可能で高耐圧化
と大電流容量化が両立する縦形パワー半導体装置及びそ
の製造方法に関する。
【０００２】基板の両面に電極部を備えてその基板の厚
さ方向に電流を流す縦形ドリフト部を持つ縦形半導体装
置においては、オン抵抗（電流容量）と耐圧との間には
トレードオフ関係が存在することから、縦形ドリフト部
として、不純物濃度を高めたｎ型の縦形領域とｐ型の縦
形領域とを基板の横方向へ交互に繰り返した並列ｐｎ構
造を採用することが知られている。しかし、この並列ｐ
ｎ構造の縦形ドリフト部では速く空乏化するものの、ド
リフト部の周りの耐圧構造部では空乏層が外方向や基板
深部へは拡がり難く、電界強度がシリコンの臨界電界強
度に速く達し、耐圧構造部で耐圧が低下してしまうの
で、耐圧構造部にも並列ｐｎ構造を採用することが知ら
れている。
さ方向に電流を流す縦形ドリフト部を持つ縦形半導体装
置においては、オン抵抗（電流容量）と耐圧との間には
トレードオフ関係が存在することから、縦形ドリフト部
として、不純物濃度を高めたｎ型の縦形領域とｐ型の縦
形領域とを基板の横方向へ交互に繰り返した並列ｐｎ構
造を採用することが知られている。しかし、この並列ｐ
ｎ構造の縦形ドリフト部では速く空乏化するものの、ド
リフト部の周りの耐圧構造部では空乏層が外方向や基板
深部へは拡がり難く、電界強度がシリコンの臨界電界強
度に速く達し、耐圧構造部で耐圧が低下してしまうの
で、耐圧構造部にも並列ｐｎ構造を採用することが知ら
れている。
【０００３】図９は縦形ＭＯＳＦＥＴにおけるドリフト
部及び素子外周部（耐圧構造部）を示す平面図、図１０
は図９中のＡ−Ａ′線に沿って切断した状態を示す縦断
面図、図１１は図９中のＢ−Ｂ′線に沿って切断した状
態を示す縦断面図である。なお、図９ではドリフト部の
１／４を斜線部分で示してある。
部及び素子外周部（耐圧構造部）を示す平面図、図１０
は図９中のＡ−Ａ′線に沿って切断した状態を示す縦断
面図、図１１は図９中のＢ−Ｂ′線に沿って切断した状
態を示す縦断面図である。なお、図９ではドリフト部の
１／４を斜線部分で示してある。
【０００４】このｎチャネル縦形ＭＯＳＦＥＴは、裏側
のドレイン電極１８が導電接触した低抵抗のｎ＋ ドレ
イン層（コンタクト層）１１の上に形成された第１の並
列ｐｎ構造のドレイン・ドリフト部２２と、このドリフ
ト部２２の表面層に選択的に形成された素子活性領域た
る高不純物濃度のｐベース領域（ｐウェル，チャネル領
域）１３ａと、そのｐベース領域１３ａ内の表面側に選
択的に形成された高不純物濃度のｎ＋ ソース領域１４
と、基板表面上にゲート絶縁膜１５を介して設けられた
ポリシリコン等のゲート電極層１６と、層間絶縁膜１９
ａに開けたコンタクト孔を介してｐベース領域１３ａ及
びｎ＋ ソース領域１４に跨って導電接触するソース電
極１７とを有している。ウェル状のｐベース領域１３ａ
の中にｎ ＋ ソース領域１４が浅く形成されており、２
重拡散型ＭＯＳ部を構成している。なお、２６はｐ＋
コンタクト領域で、また、図示しない部分でゲート電極
層１６の上に金属膜のゲート配線が導電接触している。
のドレイン電極１８が導電接触した低抵抗のｎ＋ ドレ
イン層（コンタクト層）１１の上に形成された第１の並
列ｐｎ構造のドレイン・ドリフト部２２と、このドリフ
ト部２２の表面層に選択的に形成された素子活性領域た
る高不純物濃度のｐベース領域（ｐウェル，チャネル領
域）１３ａと、そのｐベース領域１３ａ内の表面側に選
択的に形成された高不純物濃度のｎ＋ ソース領域１４
と、基板表面上にゲート絶縁膜１５を介して設けられた
ポリシリコン等のゲート電極層１６と、層間絶縁膜１９
ａに開けたコンタクト孔を介してｐベース領域１３ａ及
びｎ＋ ソース領域１４に跨って導電接触するソース電
極１７とを有している。ウェル状のｐベース領域１３ａ
の中にｎ ＋ ソース領域１４が浅く形成されており、２
重拡散型ＭＯＳ部を構成している。なお、２６はｐ＋
コンタクト領域で、また、図示しない部分でゲート電極
層１６の上に金属膜のゲート配線が導電接触している。
【０００５】第１の並列ｐｎ構造のドレイン・ドリフト
部２２は、基板の厚み方向に層状縦形のｎ型ドリフト電
路領域２２ａと基板の厚み方向に層状縦形のｐ型仕切領
域２２ｂとを交互に繰り返して接合した構造である。ｎ
型のドリフト電路領域２２ａは、その上端がｐベース領
域１３ａの挾間領域１２ｅに達し、その下端がｎ＋ドレ
イン層１１に接している。また、ｐ型の仕切領域２２ｂ
は、その上端がｐベース領域１３ａのウェル底面に接
し、その下端がｎ＋ ドレイン層１１に接している。
部２２は、基板の厚み方向に層状縦形のｎ型ドリフト電
路領域２２ａと基板の厚み方向に層状縦形のｐ型仕切領
域２２ｂとを交互に繰り返して接合した構造である。ｎ
型のドリフト電路領域２２ａは、その上端がｐベース領
域１３ａの挾間領域１２ｅに達し、その下端がｎ＋ドレ
イン層１１に接している。また、ｐ型の仕切領域２２ｂ
は、その上端がｐベース領域１３ａのウェル底面に接
し、その下端がｎ＋ ドレイン層１１に接している。
【０００６】基板表面とｎ＋ ドレイン層１１との間で
縦形ドリフト部２２の周りの耐圧構造部２０には、基板
の厚さ方向に配向する層状縦形のｎ型領域２０ａと、基
板の厚さ方向に配向する層状縦形のｐ型領域２０ｂとを
交互に繰り返して接合して成る第２の並列ｐｎ構造が形
成されている。耐圧構造部２０の第２の並列ｐｎ構造の
表面上には、表面保護及び安定化のために、熱酸化膜又
は燐シリカガラス（ＰＳＧ）から成る酸化膜（絶縁膜）
２３が成膜されている。
縦形ドリフト部２２の周りの耐圧構造部２０には、基板
の厚さ方向に配向する層状縦形のｎ型領域２０ａと、基
板の厚さ方向に配向する層状縦形のｐ型領域２０ｂとを
交互に繰り返して接合して成る第２の並列ｐｎ構造が形
成されている。耐圧構造部２０の第２の並列ｐｎ構造の
表面上には、表面保護及び安定化のために、熱酸化膜又
は燐シリカガラス（ＰＳＧ）から成る酸化膜（絶縁膜）
２３が成膜されている。
【０００７】耐圧構造部２０の表面側にはｐベース領域
を取り囲むように多重のｐ型リング２０ｃが巡らされて
いる。このｐ型リング２０ｃは第２の並列ｐｎ構造の多
数のｐ型領域２０ｂと電気的に接続するものである。
を取り囲むように多重のｐ型リング２０ｃが巡らされて
いる。このｐ型リング２０ｃは第２の並列ｐｎ構造の多
数のｐ型領域２０ｂと電気的に接続するものである。
【０００８】ゲートをソースにショートし、ドレイン電
位を正に高めていくと、ドリフト部２２の第１の並列ｐ
ｎ構造は、ｎ型ドリフト電路領域２２ａがｎ＋ ドレイ
ン層（コンタクト層）１１に導電接続していると共にｐ
型の仕切領域２２ｂがｐベース領域１３ａに導電接続し
ているため、早期に空乏化し、ドリフト部２２から耐圧
構造部２０へと空乏層が拡張する。ここで、ｐ型リング
２０ｃがない場合、耐圧構造部２０の第２の並列ｐｎ構
造のうち、一端がｐベース領域１３ａ又はドリフト部２
２の仕切領域２２ｂに直接接続しているｐ型領域２０ｂ
ｂ（図９のドリフト部２２からＹ方向の領域）ではＹ方
向に空乏層が拡張するものの、一端がｐベース領域１３
ａ又はドリフト部２２の仕切領域２２ｂに直接接続して
いないｐ型領域２０ｂａは電位浮遊状態でガードリング
としてのみ機能するために、ドリフト部２２から空乏層
のＸ方向への拡張が弱く、臨界電界に達し易い。ところ
が、ｐ型リング２０ｃが存在すると、一端がｐベース領
域１３ａ又はドリフト部２２の仕切領域２２ｂに直接接
続していないｐ型領域２０ｂａはｐ型リング２０ｃを介
して一端がｐベース領域１３ａ又はドリフト部２２の仕
切領域２２ｂに直接接続しているｐ型領域２０ｂｂに電
気的に接続されているため、ｐ型領域２０ｂａの電位浮
遊状態が解消し、ｐ型領域２０ｂａはソース電位側に固
定されるので、ｐ型領域２０ｂａでのｐｎ接合も確実に
逆バイアスになり、空乏層がドリフト部２２からＸ方向
へ拡張する。従って、高耐圧化を図ることができる。
位を正に高めていくと、ドリフト部２２の第１の並列ｐ
ｎ構造は、ｎ型ドリフト電路領域２２ａがｎ＋ ドレイ
ン層（コンタクト層）１１に導電接続していると共にｐ
型の仕切領域２２ｂがｐベース領域１３ａに導電接続し
ているため、早期に空乏化し、ドリフト部２２から耐圧
構造部２０へと空乏層が拡張する。ここで、ｐ型リング
２０ｃがない場合、耐圧構造部２０の第２の並列ｐｎ構
造のうち、一端がｐベース領域１３ａ又はドリフト部２
２の仕切領域２２ｂに直接接続しているｐ型領域２０ｂ
ｂ（図９のドリフト部２２からＹ方向の領域）ではＹ方
向に空乏層が拡張するものの、一端がｐベース領域１３
ａ又はドリフト部２２の仕切領域２２ｂに直接接続して
いないｐ型領域２０ｂａは電位浮遊状態でガードリング
としてのみ機能するために、ドリフト部２２から空乏層
のＸ方向への拡張が弱く、臨界電界に達し易い。ところ
が、ｐ型リング２０ｃが存在すると、一端がｐベース領
域１３ａ又はドリフト部２２の仕切領域２２ｂに直接接
続していないｐ型領域２０ｂａはｐ型リング２０ｃを介
して一端がｐベース領域１３ａ又はドリフト部２２の仕
切領域２２ｂに直接接続しているｐ型領域２０ｂｂに電
気的に接続されているため、ｐ型領域２０ｂａの電位浮
遊状態が解消し、ｐ型領域２０ｂａはソース電位側に固
定されるので、ｐ型領域２０ｂａでのｐｎ接合も確実に
逆バイアスになり、空乏層がドリフト部２２からＸ方向
へ拡張する。従って、高耐圧化を図ることができる。
【０００９】
【発明が解決しようとする課題】しかしながら、図９乃
至図１１に示す縦形ＭＯＳＦＥＴにあっては、次のよう
な問題点があった。
至図１１に示す縦形ＭＯＳＦＥＴにあっては、次のよう
な問題点があった。
【００１０】即ち、並列ｐｎ構造はエピタキシャル層の
成長と選択的イオン打ち込みとを繰り返した後熱拡散で
形成するものであるから、耐圧構造部２０の並列ｐｎ構
造はドリフト部２２の並列ｐｎ構造と同時に形成され
る。耐圧構造部２０の並列ｐｎ構造はドリフト部２２の
オン抵抗の低減のために不純物濃度が高くなっているた
め、ｐ型領域２０ｂｂのｐ型リング２０ｃまでの距離に
応じた電圧降下が少ないので、複数のｐ型リング２０ｃ
間に相互電位差が現れ難く、耐圧構造部２０の表面電界
が緩和され難くなる。耐圧構造部２０のｐ型領域２０ｂ
の幅がドレイン部２２の仕切領域２２ｂの幅よりも狭い
と、抵抗断面の縮小によりｐ型領域２０ｂの距離に応じ
た電圧降下が現れるため、ｐ型領域２０ｂとｐ型リング
２０ｃとの交差点の電位はある程度ドレイン部２２から
の距離に応じた電位となるものの、ｐ型リング２０ｃの
本数が増える。これでは、リング間隔を拡げざるを得な
いため、耐圧構造部２０の占有面積の拡大を招き、集積
化の障害になる。
成長と選択的イオン打ち込みとを繰り返した後熱拡散で
形成するものであるから、耐圧構造部２０の並列ｐｎ構
造はドリフト部２２の並列ｐｎ構造と同時に形成され
る。耐圧構造部２０の並列ｐｎ構造はドリフト部２２の
オン抵抗の低減のために不純物濃度が高くなっているた
め、ｐ型領域２０ｂｂのｐ型リング２０ｃまでの距離に
応じた電圧降下が少ないので、複数のｐ型リング２０ｃ
間に相互電位差が現れ難く、耐圧構造部２０の表面電界
が緩和され難くなる。耐圧構造部２０のｐ型領域２０ｂ
の幅がドレイン部２２の仕切領域２２ｂの幅よりも狭い
と、抵抗断面の縮小によりｐ型領域２０ｂの距離に応じ
た電圧降下が現れるため、ｐ型領域２０ｂとｐ型リング
２０ｃとの交差点の電位はある程度ドレイン部２２から
の距離に応じた電位となるものの、ｐ型リング２０ｃの
本数が増える。これでは、リング間隔を拡げざるを得な
いため、耐圧構造部２０の占有面積の拡大を招き、集積
化の障害になる。
【００１１】そこで、上記問題点に鑑み、本発明の課題
は、ドリフト部の周りの耐圧構造部が並列ｐｎ構造を有
する半導体装置において、その耐圧構造部の占有面積の
拡大を招かずに、耐圧構造部の表面電界を緩和でき、高
耐圧化を図ることができる半導体装置及びその製造方法
を提供することにある。
は、ドリフト部の周りの耐圧構造部が並列ｐｎ構造を有
する半導体装置において、その耐圧構造部の占有面積の
拡大を招かずに、耐圧構造部の表面電界を緩和でき、高
耐圧化を図ることができる半導体装置及びその製造方法
を提供することにある。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る半導体装置の基本構造は、基板の第１
主面側に形成された素子活性部に導電接続する第１の電
極層と、基板の第２主面側に形成された第１導電型の低
抵抗層に導電接続する第２の電極層と、素子活性部と低
抵抗層との間に介在し、オン状態ではドリフト電流を縦
方向に流すと共にオフ状態では空乏化する縦形ドリフト
部と、縦形ドリフト部の周りで第１主面と低抵抗層との
間に介在し、オン状態では概ね非電路領域であってオフ
状態では空乏化する耐圧構造部とを有し、縦形ドリフト
部及び耐圧構造部が基板の厚み方向に配向する縦形第１
導電型領域と基板の厚み方向に配向する縦形第２導電型
領域とを交互に繰り返して接合して成る並列ｐｎ構造を
有する。ここで、基板の第１主面側に形成された素子活
性部とは、例えば縦型ＭＯＳＦＥＴの場合は第１主面側
で反転層を形成するチャネル拡散層とソース領域を含む
スイッチング部、バイポーラトランジスタの場合はエミ
ッタ又はコレクタ領域を含むスイッチング部であり、ド
リフト部の第１主面側の能動又は受動部分を指す。
に、本発明に係る半導体装置の基本構造は、基板の第１
主面側に形成された素子活性部に導電接続する第１の電
極層と、基板の第２主面側に形成された第１導電型の低
抵抗層に導電接続する第２の電極層と、素子活性部と低
抵抗層との間に介在し、オン状態ではドリフト電流を縦
方向に流すと共にオフ状態では空乏化する縦形ドリフト
部と、縦形ドリフト部の周りで第１主面と低抵抗層との
間に介在し、オン状態では概ね非電路領域であってオフ
状態では空乏化する耐圧構造部とを有し、縦形ドリフト
部及び耐圧構造部が基板の厚み方向に配向する縦形第１
導電型領域と基板の厚み方向に配向する縦形第２導電型
領域とを交互に繰り返して接合して成る並列ｐｎ構造を
有する。ここで、基板の第１主面側に形成された素子活
性部とは、例えば縦型ＭＯＳＦＥＴの場合は第１主面側
で反転層を形成するチャネル拡散層とソース領域を含む
スイッチング部、バイポーラトランジスタの場合はエミ
ッタ又はコレクタ領域を含むスイッチング部であり、ド
リフト部の第１主面側の能動又は受動部分を指す。
【００１３】そして、本発明においては、耐圧構造部
が、並列ｐｎ構造の主面側に接続する第１導電型の高抵
抗層を有することを特徴する。第１導電型の高抵抗層が
ない並列ｐｎ構造の場合に比して、表面電界を緩和でき
る。この高抵抗層は第１導電型と第２導電型の不純物の
双方をドープして形成することができる。
が、並列ｐｎ構造の主面側に接続する第１導電型の高抵
抗層を有することを特徴する。第１導電型の高抵抗層が
ない並列ｐｎ構造の場合に比して、表面電界を緩和でき
る。この高抵抗層は第１導電型と第２導電型の不純物の
双方をドープして形成することができる。
【００１４】また、本発明は、素子活性部の周りで縦形
第２導電型領域に非接続で高抵抗層の主面側に形成され
た第２導電型のリングとを有することを特徴する。第２
導電型のリングが耐圧構造部の縦形第２導電型領域に接
続していないため、オフ状態の場合、耐圧構造部におけ
る縦形第２導電型領域の幅の広狭に拘わらず、第２導電
型のリングには素子活性部又はドリフト部からの距離に
応じた電圧降下が現れるので、耐圧構造部の表面電界が
緩和される。
第２導電型領域に非接続で高抵抗層の主面側に形成され
た第２導電型のリングとを有することを特徴する。第２
導電型のリングが耐圧構造部の縦形第２導電型領域に接
続していないため、オフ状態の場合、耐圧構造部におけ
る縦形第２導電型領域の幅の広狭に拘わらず、第２導電
型のリングには素子活性部又はドリフト部からの距離に
応じた電圧降下が現れるので、耐圧構造部の表面電界が
緩和される。
【００１５】第２導電型のリングが間隔をおいて複数形
成されている構造では、リング間隔を拡げずとも、耐圧
構造部の表面電界を緩和できるので、耐圧構造部の占有
面積を縮小でき、高集積化を図ることができる。
成されている構造では、リング間隔を拡げずとも、耐圧
構造部の表面電界を緩和できるので、耐圧構造部の占有
面積を縮小でき、高集積化を図ることができる。
【００１６】ここで、耐圧構造部の並列ｐｎ構造の長さ
はドリフト部の並列ｐｎ構造の長さよりも短くても良い
し、また同一長さでも良い。
はドリフト部の並列ｐｎ構造の長さよりも短くても良い
し、また同一長さでも良い。
【００１７】更に、耐圧構造部の並列ｐｎ構造のｐｎ繰
り返しピッチを縦形ドリフト部の並列ｐｎ構造のｐｎ繰
り返しピッチよりも狭くすることが望ましい。遮断瞬時
では構造耐圧部での空乏層の拡張がドリフト部よりも早
まり、ダイナミック・アバランシェ・ブレイクダウンが
構造耐圧部では発生し難くなり、安定した耐圧の確保が
可能である。
り返しピッチを縦形ドリフト部の並列ｐｎ構造のｐｎ繰
り返しピッチよりも狭くすることが望ましい。遮断瞬時
では構造耐圧部での空乏層の拡張がドリフト部よりも早
まり、ダイナミック・アバランシェ・ブレイクダウンが
構造耐圧部では発生し難くなり、安定した耐圧の確保が
可能である。
【００１８】耐圧構造部の周囲には第１導電型のチャネ
ルストッパー領域が形成されていることが望ましい。漏
れ電流を低減できる。このチャネルストッパー領域は側
縁領域を介して低抵抗層に接続していても良い。耐圧構
造部の周囲が第２電極層の電位となるため、耐圧構造部
の占有面積を縮小化でき、また素子耐圧の安定化を図る
ことができる。
ルストッパー領域が形成されていることが望ましい。漏
れ電流を低減できる。このチャネルストッパー領域は側
縁領域を介して低抵抗層に接続していても良い。耐圧構
造部の周囲が第２電極層の電位となるため、耐圧構造部
の占有面積を縮小化でき、また素子耐圧の安定化を図る
ことができる。
【００１９】次に、本発明は、基板の第１主面側に形成
された素子活性部に導電接続する第１の電極層と、基板
の第２主面側に形成された第１導電型の低抵抗層に導電
接続する第２の電極層と、素子活性部と前記低抵抗層と
の間に介在し、オン状態ではドリフト電流を縦方向に流
すと共にオフ状態では空乏化する縦形ドリフト部と、前
記縦形ドリフト部の周りで第１主面と低抵抗層との間に
介在し、オン状態では概ね非電路領域であってオフ状態
では空乏化する耐圧構造部とを有し、縦形ドリフト部及
び耐圧構造部が基板の厚み方向に配向する縦形第１導電
型領域と前記基板の厚み方向に配向する縦形第２導電型
領域とを交互に繰り返して接合して成る並列ｐｎ構造を
有し、耐圧構造部は並列ｐｎ構造の主面側に接続する第
１導電型の高抵抗層と素子活性部の周りで縦形第２導電
型領域に非接続で前記高抵抗層の主面側に形成された第
２導電型のリングとを有する半導体装置の製造方法に関
する。
された素子活性部に導電接続する第１の電極層と、基板
の第２主面側に形成された第１導電型の低抵抗層に導電
接続する第２の電極層と、素子活性部と前記低抵抗層と
の間に介在し、オン状態ではドリフト電流を縦方向に流
すと共にオフ状態では空乏化する縦形ドリフト部と、前
記縦形ドリフト部の周りで第１主面と低抵抗層との間に
介在し、オン状態では概ね非電路領域であってオフ状態
では空乏化する耐圧構造部とを有し、縦形ドリフト部及
び耐圧構造部が基板の厚み方向に配向する縦形第１導電
型領域と前記基板の厚み方向に配向する縦形第２導電型
領域とを交互に繰り返して接合して成る並列ｐｎ構造を
有し、耐圧構造部は並列ｐｎ構造の主面側に接続する第
１導電型の高抵抗層と素子活性部の周りで縦形第２導電
型領域に非接続で前記高抵抗層の主面側に形成された第
２導電型のリングとを有する半導体装置の製造方法に関
する。
【００２０】この製造方法は、第１導電型の低抵抗基体
上の縦形ドリフト部及び耐圧構造部を形成すべき領域に
おいて、第１導電型高抵抗のエピタキシャル層を成長さ
せた後、そのエピタキシャル層に離散的に配置した不純
物導入窓を介して第２の導電型の不純物イオンを選択的
に導入する工程を繰り返す第１の段階と、次いで、新た
に第１導電型高抵抗のエピタキシャル層を成長させた
後、耐圧構造部を形成すべき領域をマスクした状態で、
縦形ドリフト部を形成すべき領域において第２の導電型
の不純物イオンを離散的に配置した不純物導入窓を介し
て選択的に導入する工程を少なくとも１回行う第２の段
階と、しかる後、熱処理を施して各エピタキシャル層に
選択的に導入した不純物を熱拡散させて層違いの熱拡散
領域同士を上下相互に接続し、並列ｐｎ構造を形成する
第３の段階と、を有することを特徴とする。なお、各エ
ピタキシャル層毎の全面にイオン注入により第１導電型
の不純物を導入し、形成される縦形のｎ型領域の不純物
濃度を高め、縦形ドリフト部のオン抵抗の低減を図って
も構わない。
上の縦形ドリフト部及び耐圧構造部を形成すべき領域に
おいて、第１導電型高抵抗のエピタキシャル層を成長さ
せた後、そのエピタキシャル層に離散的に配置した不純
物導入窓を介して第２の導電型の不純物イオンを選択的
に導入する工程を繰り返す第１の段階と、次いで、新た
に第１導電型高抵抗のエピタキシャル層を成長させた
後、耐圧構造部を形成すべき領域をマスクした状態で、
縦形ドリフト部を形成すべき領域において第２の導電型
の不純物イオンを離散的に配置した不純物導入窓を介し
て選択的に導入する工程を少なくとも１回行う第２の段
階と、しかる後、熱処理を施して各エピタキシャル層に
選択的に導入した不純物を熱拡散させて層違いの熱拡散
領域同士を上下相互に接続し、並列ｐｎ構造を形成する
第３の段階と、を有することを特徴とする。なお、各エ
ピタキシャル層毎の全面にイオン注入により第１導電型
の不純物を導入し、形成される縦形のｎ型領域の不純物
濃度を高め、縦形ドリフト部のオン抵抗の低減を図って
も構わない。
【００２１】このように、各エピタキシャル層に仕込ん
だ不純物を最後に熱拡散させて会合させ、縦形第１導電
型領域と縦形第２導電型領域とを一気に形成するもので
あるから、並列ｐｎ構造の形成が容易であるが、第２の
段階では耐圧構造部のエピタキシャル層がマスクで覆わ
れているため、不純物イオンの導入が阻止されているの
で、耐圧構造部の並列ｐｎ構造の長さはドリフト部のそ
れに比して短くすることができ、耐圧構造部の並列ｐｎ
構造の上に形成される第１導電型高抵抗のエピタキシャ
ル層に第２導電型のリングを形成できる。ドリフト部及
び耐圧構造部の並列ｐｎ構造が同じ長さの場合に比し、
特段のプロセス追加を招かずに済む。
だ不純物を最後に熱拡散させて会合させ、縦形第１導電
型領域と縦形第２導電型領域とを一気に形成するもので
あるから、並列ｐｎ構造の形成が容易であるが、第２の
段階では耐圧構造部のエピタキシャル層がマスクで覆わ
れているため、不純物イオンの導入が阻止されているの
で、耐圧構造部の並列ｐｎ構造の長さはドリフト部のそ
れに比して短くすることができ、耐圧構造部の並列ｐｎ
構造の上に形成される第１導電型高抵抗のエピタキシャ
ル層に第２導電型のリングを形成できる。ドリフト部及
び耐圧構造部の並列ｐｎ構造が同じ長さの場合に比し、
特段のプロセス追加を招かずに済む。
【００２２】この製造方法においては、各エピタキシャ
ル層毎の全面にイオン注入により第１導電型の不純物を
導入する場合、上層側のエピタキシャル層での耐圧構造
部では第１導電型の不純物導入を阻止するための専用の
マスクの成膜及びその除去工程を必要とし、工程数の増
加を招く。そこで、第２の段階としては、新たに第１導
電型高抵抗のエピタキシャル層を成長させた後、耐圧構
造部を形成すべき領域での不純物導入窓のピッチと窓幅
が前記縦形ドリフト部を形成すべき領域でのピッチと窓
幅よりも狭いマスクを形成して第２の導電型の不純物イ
オンを選択的に導入する工程を少なくとも１回行う方法
を採用する。上層側のエピタキシャル層の耐圧構造部と
なるべき領域には、ドリフト部となるべき範囲での不純
物導入窓のピッチ及び窓幅よりも狭いピッチ及び窓幅の
マスクが覆われているので、熱拡散工程では、導入され
た分散的な狭限定領域の第２の不純物はその拡散により
第１の不純物の拡散と混ざり合うことから、上層側のエ
ピタキシャル層の耐圧構造部に当たる部分には第２導電
型の領域が形成されず、略一様な第１導電型の高抵抗層
が形成される。従って、第１導電型の不純物導入を阻止
するための専用のマスクの成膜及びその除去工程を必要
とせず、製造プロセスの簡略化と半導体装置の低コスト
化を図ることができる。
ル層毎の全面にイオン注入により第１導電型の不純物を
導入する場合、上層側のエピタキシャル層での耐圧構造
部では第１導電型の不純物導入を阻止するための専用の
マスクの成膜及びその除去工程を必要とし、工程数の増
加を招く。そこで、第２の段階としては、新たに第１導
電型高抵抗のエピタキシャル層を成長させた後、耐圧構
造部を形成すべき領域での不純物導入窓のピッチと窓幅
が前記縦形ドリフト部を形成すべき領域でのピッチと窓
幅よりも狭いマスクを形成して第２の導電型の不純物イ
オンを選択的に導入する工程を少なくとも１回行う方法
を採用する。上層側のエピタキシャル層の耐圧構造部と
なるべき領域には、ドリフト部となるべき範囲での不純
物導入窓のピッチ及び窓幅よりも狭いピッチ及び窓幅の
マスクが覆われているので、熱拡散工程では、導入され
た分散的な狭限定領域の第２の不純物はその拡散により
第１の不純物の拡散と混ざり合うことから、上層側のエ
ピタキシャル層の耐圧構造部に当たる部分には第２導電
型の領域が形成されず、略一様な第１導電型の高抵抗層
が形成される。従って、第１導電型の不純物導入を阻止
するための専用のマスクの成膜及びその除去工程を必要
とせず、製造プロセスの簡略化と半導体装置の低コスト
化を図ることができる。
【００２３】
【発明の実施の形態】［実施例１］図１は本発明の実施
例１に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略平
面図、図２は図１中のＡ−Ａ′線に沿って切断した状態
を示す縦断面図、図３は図１中のＢ−Ｂ′線に沿って切
断した状態を示す縦断面図である。なお、図１ではドリ
フト部の１／４を斜線部分で示してある。
例１に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略平
面図、図２は図１中のＡ−Ａ′線に沿って切断した状態
を示す縦断面図、図３は図１中のＢ−Ｂ′線に沿って切
断した状態を示す縦断面図である。なお、図１ではドリ
フト部の１／４を斜線部分で示してある。
【００２４】本例の縦形ＭＯＳＦＥＴは、裏側のドレイ
ン電極１８が導電接触した低抵抗のｎ＋ ドレイン層
（コンタクト層）１１の上に形成された第１の並列ｐｎ
構造のドレイン・ドリフト部２２と、このドリフト部２
２の表面層に選択的に形成された素子活性領域たる高不
純物濃度のｐベース領域（ｐウェル）１３ａと、そのｐ
ベース領域１３ａ内の表面側に選択的に形成された高不
純物濃度のｎ＋ ソース領域１４と、基板表面上にゲー
ト絶縁膜１５を介して設けられたポリシリコン等のゲー
ト電極層１６と、層間絶縁膜１９ａに開けたコンタクト
孔を介してｐベース領域１３ａ及びｎ＋ ソース領域１
４に跨って導電接触するソース電極１７とを有してい
る。ウェル状のｐベース領域１３ａの中にｎ＋ ソース
領域１４が浅く形成されており、２重拡散型ＭＯＳ部を
構成している。なお、２６はｐ＋ コンタクト領域で、
また、図示しない部分でゲート電極層１６の上に金属膜
のゲート配線が導電接触している。
ン電極１８が導電接触した低抵抗のｎ＋ ドレイン層
（コンタクト層）１１の上に形成された第１の並列ｐｎ
構造のドレイン・ドリフト部２２と、このドリフト部２
２の表面層に選択的に形成された素子活性領域たる高不
純物濃度のｐベース領域（ｐウェル）１３ａと、そのｐ
ベース領域１３ａ内の表面側に選択的に形成された高不
純物濃度のｎ＋ ソース領域１４と、基板表面上にゲー
ト絶縁膜１５を介して設けられたポリシリコン等のゲー
ト電極層１６と、層間絶縁膜１９ａに開けたコンタクト
孔を介してｐベース領域１３ａ及びｎ＋ ソース領域１
４に跨って導電接触するソース電極１７とを有してい
る。ウェル状のｐベース領域１３ａの中にｎ＋ ソース
領域１４が浅く形成されており、２重拡散型ＭＯＳ部を
構成している。なお、２６はｐ＋ コンタクト領域で、
また、図示しない部分でゲート電極層１６の上に金属膜
のゲート配線が導電接触している。
【００２５】第１の並列ｐｎ構造のドレイン・ドリフト
部２２は、基板の厚み方向に層状縦形のｎ型ドリフト電
路領域２２ａと基板の厚み方向に層状縦形のｐ型仕切領
域２２ｂとを交互に繰り返して接合した構造である。ｎ
型のドリフト電路領域２２ａは、その上端がｐベース領
域１３の挾間領域１２ｅに達し、その下端がｎ＋ ドレ
イン層１１に接している。また、ｐ型の仕切領域２２ｂ
は、その上端がｐベース領域１３ａのウェル底面に接
し、その下端がｎ＋ ドレイン層１１に接している。
部２２は、基板の厚み方向に層状縦形のｎ型ドリフト電
路領域２２ａと基板の厚み方向に層状縦形のｐ型仕切領
域２２ｂとを交互に繰り返して接合した構造である。ｎ
型のドリフト電路領域２２ａは、その上端がｐベース領
域１３の挾間領域１２ｅに達し、その下端がｎ＋ ドレ
イン層１１に接している。また、ｐ型の仕切領域２２ｂ
は、その上端がｐベース領域１３ａのウェル底面に接
し、その下端がｎ＋ ドレイン層１１に接している。
【００２６】縦形ドリフト部２２の周りの耐圧構造部１
２０は、基板の厚さ方向に配向する層状縦形のｎ型領域
１２０ａと、基板の厚さ方向に配向する層状縦形のｐ型
領域１２０ｂとを交互に繰り返して接合して成る第２の
並列ｐｎ構造を有している。この耐圧構造部１２０の第
２の並列ｐｎ構造の長さ（基板厚方向の長さ）は縦形ド
リフト部２２の第１の並列ｐｎ構造のそれよりも短くな
っている。また本例の場合、耐圧構造部１２０の第２の
並列ｐｎ構造の繰り返しピッチは縦形ドリフト部２２の
第１の並列ｐｎ構造の繰り返しピッチと同じである。耐
圧構造部１２０のうち、第２の並列ｐｎ構造の主面側に
はｎ型の高抵抗層１２２が形成されている。そして、ｐ
ベース領域１３ａの周りには複数のｐ型リング１２４ａ
〜１２４ｅが形成されている。各ｐ型リング１２４ａ〜
１２４ｅは第２の並列ｐｎ構造のｐ型領域１２０ｂに非
接続で高抵抗層１２２の主面側に形成されており、図１
に示すように、平面ｙ方向ではｐ型領域１２０ｂに直交
し、平面ｘ方向ではｐ型領域１２０ｂに平行している。
２０は、基板の厚さ方向に配向する層状縦形のｎ型領域
１２０ａと、基板の厚さ方向に配向する層状縦形のｐ型
領域１２０ｂとを交互に繰り返して接合して成る第２の
並列ｐｎ構造を有している。この耐圧構造部１２０の第
２の並列ｐｎ構造の長さ（基板厚方向の長さ）は縦形ド
リフト部２２の第１の並列ｐｎ構造のそれよりも短くな
っている。また本例の場合、耐圧構造部１２０の第２の
並列ｐｎ構造の繰り返しピッチは縦形ドリフト部２２の
第１の並列ｐｎ構造の繰り返しピッチと同じである。耐
圧構造部１２０のうち、第２の並列ｐｎ構造の主面側に
はｎ型の高抵抗層１２２が形成されている。そして、ｐ
ベース領域１３ａの周りには複数のｐ型リング１２４ａ
〜１２４ｅが形成されている。各ｐ型リング１２４ａ〜
１２４ｅは第２の並列ｐｎ構造のｐ型領域１２０ｂに非
接続で高抵抗層１２２の主面側に形成されており、図１
に示すように、平面ｙ方向ではｐ型領域１２０ｂに直交
し、平面ｘ方向ではｐ型領域１２０ｂに平行している。
【００２７】耐圧構造部１２０の周りにはｎ型側縁領域
１２６が形成されており、ｎ型側縁領域１２６の主面側
にはｎ＋ のチャネルストッパー領域１２８が形成され
ている。なお、耐圧構造部１２０の主面上には、表面保
護及び安定化のために、熱酸化膜又は燐シリカガラス
（ＰＳＧ）から成る酸化膜（絶縁膜）２３が成膜されて
いる。
１２６が形成されており、ｎ型側縁領域１２６の主面側
にはｎ＋ のチャネルストッパー領域１２８が形成され
ている。なお、耐圧構造部１２０の主面上には、表面保
護及び安定化のために、熱酸化膜又は燐シリカガラス
（ＰＳＧ）から成る酸化膜（絶縁膜）２３が成膜されて
いる。
【００２８】このように、複数のｐ型リング１２４ａ〜
１２４ｅが耐圧構造部１２０の第２の並列ｐｎ構造のｐ
型領域１２０ｂに直接接続していないため、オフ状態で
は、ｐ型リング１２４ａ〜１２４ｅにはｐベース領域１
３ａ又はドリフト部２２からの距離に応じた電圧降下が
現れるので、耐圧構造部１２０の表面電界が緩和され
る。また、耐圧構造部１２０の占有面積を縮小でき、高
集積化を図ることができる。
１２４ｅが耐圧構造部１２０の第２の並列ｐｎ構造のｐ
型領域１２０ｂに直接接続していないため、オフ状態で
は、ｐ型リング１２４ａ〜１２４ｅにはｐベース領域１
３ａ又はドリフト部２２からの距離に応じた電圧降下が
現れるので、耐圧構造部１２０の表面電界が緩和され
る。また、耐圧構造部１２０の占有面積を縮小でき、高
集積化を図ることができる。
【００２９】また、チャネルストッパー領域１２０が形
成されているため、漏れ電流を低減できる。このチャネ
ルストッパー領域１２０は側縁領域１２６を介してｎ
＋ ドレイン層１１に接続されているため、耐圧構造部
１２０の周囲がドレイン電圧となるため、耐圧構造部１
２０の占有面積を縮小化でき、また素子耐圧の安定化を
図ることができる。また、遮断瞬時では構造耐圧部１２
０での空乏層の拡張がドリフト部２２よりも早まり、ダ
イナミック・アバランシェ・ブレイクダウンが耐圧構造
部１２０では発生し難くなり、安定した耐圧の確保が可
能である。
成されているため、漏れ電流を低減できる。このチャネ
ルストッパー領域１２０は側縁領域１２６を介してｎ
＋ ドレイン層１１に接続されているため、耐圧構造部
１２０の周囲がドレイン電圧となるため、耐圧構造部１
２０の占有面積を縮小化でき、また素子耐圧の安定化を
図ることができる。また、遮断瞬時では構造耐圧部１２
０での空乏層の拡張がドリフト部２２よりも早まり、ダ
イナミック・アバランシェ・ブレイクダウンが耐圧構造
部１２０では発生し難くなり、安定した耐圧の確保が可
能である。
【００３０】なお、本例ではｐ型リング１２４ａ〜１２
４ｅの表面が酸化膜２３で覆われているが、ｐ型リング
１２４ａ〜１２４ｅに接続してフィールドプレートが形
成されていても耐圧を保持することができる。
４ｅの表面が酸化膜２３で覆われているが、ｐ型リング
１２４ａ〜１２４ｅに接続してフィールドプレートが形
成されていても耐圧を保持することができる。
【００３１】［実施例２］図４は本発明の実施例２に係
る縦形ＭＯＳＦＥＴを示す部分縦断面図である。本例の
実施例１と異なる点は、耐圧構造部２２０の第２の並列
ｐｎ構造の繰り返しピッチが縦形ドリフト部２２の第１
の並列ｐｎ構造の繰り返しピッチよりも狭いところにあ
る。第２の並列ｐｎ構造のｐ型領域２２０ｂが幅狭にな
っても、ｐ型リング１２４ａ〜１２４ｅを幅狭に合わせ
る必要がなく、それらの間隔を自由に設計できる。ま
た、遮断瞬時では構造耐圧部２２０での空乏層の拡張が
ドリフト部２２よりも早まり、ダイナミック・アバラン
シェ・ブレイクダウンが耐圧構造部２２０では発生し難
くなり、安定した耐圧の確保が可能である。
る縦形ＭＯＳＦＥＴを示す部分縦断面図である。本例の
実施例１と異なる点は、耐圧構造部２２０の第２の並列
ｐｎ構造の繰り返しピッチが縦形ドリフト部２２の第１
の並列ｐｎ構造の繰り返しピッチよりも狭いところにあ
る。第２の並列ｐｎ構造のｐ型領域２２０ｂが幅狭にな
っても、ｐ型リング１２４ａ〜１２４ｅを幅狭に合わせ
る必要がなく、それらの間隔を自由に設計できる。ま
た、遮断瞬時では構造耐圧部２２０での空乏層の拡張が
ドリフト部２２よりも早まり、ダイナミック・アバラン
シェ・ブレイクダウンが耐圧構造部２２０では発生し難
くなり、安定した耐圧の確保が可能である。
【００３２】［実施例３］図５は本発明の実施例３に係
る縦形ＭＯＳＦＥＴを示す部分縦断面図である。
る縦形ＭＯＳＦＥＴを示す部分縦断面図である。
【００３３】本例と実施例１との違いは、ドリフト部２
２２の第１の並列ｐｎ構造の上端側にも高抵抗層１２２
が形成されており、ｐベース領域１３ａにはｐ型仕切領
域２２ｂが接続していないと共に、ｎ型ドリフト電路領
域２２ａもｐベース領域１３の挾間領域１２ｅに接続し
ていないところにある。従って、ドリフト部２２２の第
１の並列ｐｎ構造の上端と耐圧構造部１２０の第２の並
列ｐｎ構造の上端とが斉一している。
２２の第１の並列ｐｎ構造の上端側にも高抵抗層１２２
が形成されており、ｐベース領域１３ａにはｐ型仕切領
域２２ｂが接続していないと共に、ｎ型ドリフト電路領
域２２ａもｐベース領域１３の挾間領域１２ｅに接続し
ていないところにある。従って、ドリフト部２２２の第
１の並列ｐｎ構造の上端と耐圧構造部１２０の第２の並
列ｐｎ構造の上端とが斉一している。
【００３４】本例の場合、実施例１及び２の場合に比
し、並列ｐｎ構造を形成する際のエピタキシャル層の成
長回数とイオン注入回数を減らすことができ、低コスト
化を図ることができる。勿論、従来のＭＯＳＦＥＴに比
べ、同じ耐圧クラスで十分に低いオン抵抗を得ることが
できる。なお、本例においても、実施例２と同様に、耐
圧構造部１２０の第２の並列ｐｎ構造の繰り返しピッチ
をドリフト部２２の第１の並列ｐｎ構造の繰り返しピッ
チよりも狭くしても、同様の効果を得ることができる。
し、並列ｐｎ構造を形成する際のエピタキシャル層の成
長回数とイオン注入回数を減らすことができ、低コスト
化を図ることができる。勿論、従来のＭＯＳＦＥＴに比
べ、同じ耐圧クラスで十分に低いオン抵抗を得ることが
できる。なお、本例においても、実施例２と同様に、耐
圧構造部１２０の第２の並列ｐｎ構造の繰り返しピッチ
をドリフト部２２の第１の並列ｐｎ構造の繰り返しピッ
チよりも狭くしても、同様の効果を得ることができる。
【００３５】［実施例４］図６（ａ）〜（ｇ）は本発明
の実施例１の製造方法を示す工程断面図である。
の実施例１の製造方法を示す工程断面図である。
【００３６】まず、図６（ａ）に示す如く、ｎ＋ ドレ
イン層１１となるべきｎ型の低抵抗半導体基体の上に第
１層目のｎ型高抵抗のエピタキシャル層３０ａを成長さ
せる。
イン層１１となるべきｎ型の低抵抗半導体基体の上に第
１層目のｎ型高抵抗のエピタキシャル層３０ａを成長さ
せる。
【００３７】次いで、図６（ｂ）に示す如く、イオン注
入法によりｎ型の不純物となる燐イオン３１を注入し、
エピタキシャル層３０ａの表面下に燐原子３２を導入す
る。
入法によりｎ型の不純物となる燐イオン３１を注入し、
エピタキシャル層３０ａの表面下に燐原子３２を導入す
る。
【００３８】次いで、図６（ｃ）に示す如く、エピタキ
シャル層３０ａの表面に、フォトリソグラフィーにより
ドリフト部２２及びその耐圧構造部１２０となるべき範
囲で同一ピッチの不純物導入窓３３ａが開けられたレジ
ストマスク３３を形成した後、イオン注入法によりｐ型
の不純物となるホウ素イオン３４を注入し、エピタキシ
ャル層３０ａの表面下にホウ素原子３５を選択的に導入
する。なお、燐イオン３１の注入工程とホウ素イオン３
４の注入工程はどちらを先にしても構わない。また、エ
ピタキシャル層３０ａが高不純物濃度である場合は、そ
の逆導電型のホウ素イオン３４の選択的導入だけで良
い。
シャル層３０ａの表面に、フォトリソグラフィーにより
ドリフト部２２及びその耐圧構造部１２０となるべき範
囲で同一ピッチの不純物導入窓３３ａが開けられたレジ
ストマスク３３を形成した後、イオン注入法によりｐ型
の不純物となるホウ素イオン３４を注入し、エピタキシ
ャル層３０ａの表面下にホウ素原子３５を選択的に導入
する。なお、燐イオン３１の注入工程とホウ素イオン３
４の注入工程はどちらを先にしても構わない。また、エ
ピタキシャル層３０ａが高不純物濃度である場合は、そ
の逆導電型のホウ素イオン３４の選択的導入だけで良
い。
【００３９】次いで、レジストマスク３３を除去した
後、図６（ｄ）に示す如く、第１層目のエピタキシャル
層３０ａの上に第２層目のｎ型高抵抗のエピタキシャル
層３０ｂを成長させて、上記と同様な不純物導入工程を
施し、更に、第３層目のｎ型高抵抗のエピタキシャル層
３０ｃを成長させる。なお、要求される耐圧クラスに応
じて、エピタキシャル層の成長工程と不純物導入工程と
を交互に繰り返す。この後、ドリフト部２２となるべき
範囲を窓開けしたレジストマスク３６で覆い、イオン注
入法によりｎ型の不純物となる燐イオン３１を注入し、
エピタキシャル層３０ｃのドリフト部２２となるべき表
面下に燐原子３２を導入する。
後、図６（ｄ）に示す如く、第１層目のエピタキシャル
層３０ａの上に第２層目のｎ型高抵抗のエピタキシャル
層３０ｂを成長させて、上記と同様な不純物導入工程を
施し、更に、第３層目のｎ型高抵抗のエピタキシャル層
３０ｃを成長させる。なお、要求される耐圧クラスに応
じて、エピタキシャル層の成長工程と不純物導入工程と
を交互に繰り返す。この後、ドリフト部２２となるべき
範囲を窓開けしたレジストマスク３６で覆い、イオン注
入法によりｎ型の不純物となる燐イオン３１を注入し、
エピタキシャル層３０ｃのドリフト部２２となるべき表
面下に燐原子３２を導入する。
【００４０】次いで、図６（ｅ）に示す如く、レジスト
マスク３６の外、フォトリソグラフィーによりドリフト
部２２となるべき範囲で同一ピッチの不純物導入窓３３
ａが開けられたレジストマスク３３を形成した後、イオ
ン注入法によりｐ型の不純物となるホウ素イオン３４を
注入し、エピタキシャル層３０ｃの表面下にホウ素原子
３５を選択的に導入する。
マスク３６の外、フォトリソグラフィーによりドリフト
部２２となるべき範囲で同一ピッチの不純物導入窓３３
ａが開けられたレジストマスク３３を形成した後、イオ
ン注入法によりｐ型の不純物となるホウ素イオン３４を
注入し、エピタキシャル層３０ｃの表面下にホウ素原子
３５を選択的に導入する。
【００４１】次いで、レジストマスク３６及びレジスト
マスク３３を除去した後、図６（ｆ）に示す如く、第４
層目のｎ型高抵抗のエピタキシャル層３０ｄを成長させ
る。
マスク３３を除去した後、図６（ｆ）に示す如く、第４
層目のｎ型高抵抗のエピタキシャル層３０ｄを成長させ
る。
【００４２】しかる後、図６（ｇ）に示す如く、熱処理
によってエピタキシャル層３０ａ〜３０ｄに導入されて
仕込まれた燐元素３２とホウ素元素３５を同時に一斉熱
拡散させて、各拡散中心から拡散する拡散単位領域を上
下相互に接続させ、ドリフト部２２におけるｎ型のドリ
フト電路領域２２ａとｐ型の仕切領域２２ｂ並びに耐圧
構造部１２０のｎ型領域１２０ａとｐ型領域１２０ｂと
を同時に形成する。これらの縦形領域は拡散単位領域の
相互連結で形成されたものであるから、熱拡散が十分で
あればｐｎ接合は略平坦面として観察できるが、拡散中
心を最大濃度部として濃度分布を呈している。なお、並
列ｐｎ構造のｐｎ接合は平坦面である必要もないことか
ら、凹であっても構わない。
によってエピタキシャル層３０ａ〜３０ｄに導入されて
仕込まれた燐元素３２とホウ素元素３５を同時に一斉熱
拡散させて、各拡散中心から拡散する拡散単位領域を上
下相互に接続させ、ドリフト部２２におけるｎ型のドリ
フト電路領域２２ａとｐ型の仕切領域２２ｂ並びに耐圧
構造部１２０のｎ型領域１２０ａとｐ型領域１２０ｂと
を同時に形成する。これらの縦形領域は拡散単位領域の
相互連結で形成されたものであるから、熱拡散が十分で
あればｐｎ接合は略平坦面として観察できるが、拡散中
心を最大濃度部として濃度分布を呈している。なお、並
列ｐｎ構造のｐｎ接合は平坦面である必要もないことか
ら、凹であっても構わない。
【００４３】第３層目のエピタキシャル層３０ｃの耐圧
構造部１２０となるべき領域にはレジストマスク３６が
覆われていたので、不純物導入がなく、第４層目のエピ
タキシャル層３０ｄの耐圧構造部１２０に当たる部分が
ｎ型の高抵抗層１２２として残る。この後、第４層目の
エピタキシャル層３０ｃ又はその上層の成長させたエピ
タキシャル層に通常のプロセスによりｐベース領域１３
ａ及びｐ型リング１２４ａ〜１２４ｅを同時に形成し、
２重拡散型ＭＯＳＦＥＴを完成する。
構造部１２０となるべき領域にはレジストマスク３６が
覆われていたので、不純物導入がなく、第４層目のエピ
タキシャル層３０ｄの耐圧構造部１２０に当たる部分が
ｎ型の高抵抗層１２２として残る。この後、第４層目の
エピタキシャル層３０ｃ又はその上層の成長させたエピ
タキシャル層に通常のプロセスによりｐベース領域１３
ａ及びｐ型リング１２４ａ〜１２４ｅを同時に形成し、
２重拡散型ＭＯＳＦＥＴを完成する。
【００４４】このように、各エピタキシャル層３０ａ〜
３０ｄに仕込んだ不純物を最後に熱拡散させて会合させ
て並列ｐｎ構造を形成することができるが、耐圧構造部
１２０のエピタキシャル層３０ｃがレジストマスク３６
で覆われていたため、不純物イオンの導入が阻止されて
いるので、耐圧構造部１２０の並列ｐｎ構造の長さはド
リフト部２２のそれに比して短くすることができ、エピ
タキシャル層３０ｃにｐ型リング１２４ａ〜１２４ｅを
ｐベース領域１３ａと同時に形成できる。ドリフト部２
２及び耐圧構造部１２０の並列ｐｎ構造が同じ長さの場
合に比し、特段のプロセス追加を招かずに済み、低コス
ト化を図ることができる。
３０ｄに仕込んだ不純物を最後に熱拡散させて会合させ
て並列ｐｎ構造を形成することができるが、耐圧構造部
１２０のエピタキシャル層３０ｃがレジストマスク３６
で覆われていたため、不純物イオンの導入が阻止されて
いるので、耐圧構造部１２０の並列ｐｎ構造の長さはド
リフト部２２のそれに比して短くすることができ、エピ
タキシャル層３０ｃにｐ型リング１２４ａ〜１２４ｅを
ｐベース領域１３ａと同時に形成できる。ドリフト部２
２及び耐圧構造部１２０の並列ｐｎ構造が同じ長さの場
合に比し、特段のプロセス追加を招かずに済み、低コス
ト化を図ることができる。
【００４５】なお、実施例２のように、耐圧構造部２２
０の第２の並列ｐｎ構造の繰り返しピッチが縦形ドリフ
ト部２２の第１の並列ｐｎ構造の繰り返しピッチよりも
狭い構造を得るためには、図６（ｃ）に示すレジストマ
スク３３を、ドリフト部２２となるべき範囲での不純物
導入窓のピッチ及び窓幅よりも耐圧構造部２２０となる
べき範囲での不純物導入窓３３ｃのピッチ及び窓幅を狭
くする。
０の第２の並列ｐｎ構造の繰り返しピッチが縦形ドリフ
ト部２２の第１の並列ｐｎ構造の繰り返しピッチよりも
狭い構造を得るためには、図６（ｃ）に示すレジストマ
スク３３を、ドリフト部２２となるべき範囲での不純物
導入窓のピッチ及び窓幅よりも耐圧構造部２２０となる
べき範囲での不純物導入窓３３ｃのピッチ及び窓幅を狭
くする。
【００４６】［実施例５］図７（ａ）〜（ｇ）は本発明
の実施例１に係る別の製造方法を示す工程断面図であ
る。
の実施例１に係る別の製造方法を示す工程断面図であ
る。
【００４７】本例においては、（ａ）〜（ｃ）の工程を
繰り返すところまでは実施例４と同じである。次いで、
レジストマスク３３を除去した後、図７（ｄ）に示す如
く、第１層目のエピタキシャル層３０ａの上に第２層目
のｎ型高抵抗のエピタキシャル層３０ｂを成長させて、
上記と同様な不純物導入工程を施し、更に、第３層目の
ｎ型高抵抗のエピタキシャル層３０ｃを成長させる。な
お、要求される耐圧クラスに応じて、エピタキシャル層
の成長工程と不純物導入工程とを交互に繰り返す。この
後、イオン注入法によりｎ型の不純物となる燐イオン３
１を全面注入し、エピタキシャル層３０ｃの表面下に燐
原子３２を導入する。
繰り返すところまでは実施例４と同じである。次いで、
レジストマスク３３を除去した後、図７（ｄ）に示す如
く、第１層目のエピタキシャル層３０ａの上に第２層目
のｎ型高抵抗のエピタキシャル層３０ｂを成長させて、
上記と同様な不純物導入工程を施し、更に、第３層目の
ｎ型高抵抗のエピタキシャル層３０ｃを成長させる。な
お、要求される耐圧クラスに応じて、エピタキシャル層
の成長工程と不純物導入工程とを交互に繰り返す。この
後、イオン注入法によりｎ型の不純物となる燐イオン３
１を全面注入し、エピタキシャル層３０ｃの表面下に燐
原子３２を導入する。
【００４８】次いで、図７（ｅ）に示す如く、ドリフト
部２２となるべき範囲での不純物導入窓３３ｂのピッチ
及び窓幅よりも耐圧構造部１２０となるべき範囲での不
純物導入窓３３ｃのピッチ及び窓幅が狭いレジストマス
ク３３′をフォトリソグラフィーにより形成した後、イ
オン注入法によりｐ型の不純物となるホウ素イオン３４
を注入し、エピタキシャル層３０ｃの表面下にホウ素原
子３５を選択的に導入する。
部２２となるべき範囲での不純物導入窓３３ｂのピッチ
及び窓幅よりも耐圧構造部１２０となるべき範囲での不
純物導入窓３３ｃのピッチ及び窓幅が狭いレジストマス
ク３３′をフォトリソグラフィーにより形成した後、イ
オン注入法によりｐ型の不純物となるホウ素イオン３４
を注入し、エピタキシャル層３０ｃの表面下にホウ素原
子３５を選択的に導入する。
【００４９】次いで、レジストマスク３３′を除去した
後、図７（ｆ）に示す如く、第４層目のｎ型高抵抗のエ
ピタキシャル層３０ｄを成長させる。
後、図７（ｆ）に示す如く、第４層目のｎ型高抵抗のエ
ピタキシャル層３０ｄを成長させる。
【００５０】しかる後、図７（ｇ）に示す如く、熱処理
によってエピタキシャル層３０ａ〜３０ｄに導入されて
仕込まれた燐元素３２とホウ素元素３５を同時に一斉熱
拡散させて、各拡散中心から拡散する拡散単位領域を上
下相互に接続させ、ドリフト部２２におけるｎ型のドリ
フト電路領域２２ａとｐ型の仕切領域２２ｂ並びに耐圧
構造部１２０のｎ型領域１２０ａとｐ型領域１２０ｂと
を同時に形成する。これらの縦形領域は拡散単位領域の
相互連結で形成されたものであるから、熱拡散が十分で
あればｐｎ接合は略平坦面として観察できるが、拡散中
心を最大濃度部として濃度分布を呈している。なお、並
列ｐｎ構造のｐｎ接合は平坦面である必要もないことか
ら、凹であっても構わない。
によってエピタキシャル層３０ａ〜３０ｄに導入されて
仕込まれた燐元素３２とホウ素元素３５を同時に一斉熱
拡散させて、各拡散中心から拡散する拡散単位領域を上
下相互に接続させ、ドリフト部２２におけるｎ型のドリ
フト電路領域２２ａとｐ型の仕切領域２２ｂ並びに耐圧
構造部１２０のｎ型領域１２０ａとｐ型領域１２０ｂと
を同時に形成する。これらの縦形領域は拡散単位領域の
相互連結で形成されたものであるから、熱拡散が十分で
あればｐｎ接合は略平坦面として観察できるが、拡散中
心を最大濃度部として濃度分布を呈している。なお、並
列ｐｎ構造のｐｎ接合は平坦面である必要もないことか
ら、凹であっても構わない。
【００５１】第３層目のエピタキシャル層３０ｃの耐圧
構造部１２０となるべき領域には、ドリフト部２２とな
るべき範囲での不純物導入窓３３ｂのピッチ及び窓幅よ
りも狭いピッチ及び窓幅のレジストマスク３６が覆われ
ていたので、熱拡散工程では、導入された分散的な狭限
定領域のホウ素原子３５はその拡散により燐元素３２の
拡散と混ざり合うことから、第４層目のエピタキシャル
層３０ｄの耐圧構造部１２０に当たる部分にはｐ型領域
が形成されず、略一様なｎ型の高抵抗層１２２が形成さ
れる。従って、実施例５における図６（ｄ）のような、
燐イオン３１の導入を阻止するための専用のレジストマ
スク３６の成膜及びその除去工程を間挿する必要がな
く、製造プロセスの簡略化と半導体装置の低コスト化を
図ることができる。
構造部１２０となるべき領域には、ドリフト部２２とな
るべき範囲での不純物導入窓３３ｂのピッチ及び窓幅よ
りも狭いピッチ及び窓幅のレジストマスク３６が覆われ
ていたので、熱拡散工程では、導入された分散的な狭限
定領域のホウ素原子３５はその拡散により燐元素３２の
拡散と混ざり合うことから、第４層目のエピタキシャル
層３０ｄの耐圧構造部１２０に当たる部分にはｐ型領域
が形成されず、略一様なｎ型の高抵抗層１２２が形成さ
れる。従って、実施例５における図６（ｄ）のような、
燐イオン３１の導入を阻止するための専用のレジストマ
スク３６の成膜及びその除去工程を間挿する必要がな
く、製造プロセスの簡略化と半導体装置の低コスト化を
図ることができる。
【００５２】なお、この後、第４層目のエピタキシャル
層３０ｃ又はその上層の成長させたエピタキシャル層に
通常のプロセスによりｐベース領域１３ａ及びｐ型リン
グ１２４ａ〜１２４ｅを同時に形成し、２重拡散型ＭＯ
ＳＦＥＴを完成する。
層３０ｃ又はその上層の成長させたエピタキシャル層に
通常のプロセスによりｐベース領域１３ａ及びｐ型リン
グ１２４ａ〜１２４ｅを同時に形成し、２重拡散型ＭＯ
ＳＦＥＴを完成する。
【００５３】［実施例６］図８（ａ）〜（ｅ）は本発明
の実施例３の製造方法を示す工程断面図である。
の実施例３の製造方法を示す工程断面図である。
【００５４】本例においては、（ａ）〜（ｃ）の工程を
繰り返すところまでは実施例４と同じである。なお、要
求される耐圧クラスに応じて、エピタキシャル層の成長
工程と不純物導入工程とを交互に繰り返す。次いで、レ
ジストマスク３３を除去した後、図７（ｄ）に示す如
く、第１層目のエピタキシャル層３０ａの上に第２層目
のｎ型高抵抗のエピタキシャル層３０ｂを成長させる。
繰り返すところまでは実施例４と同じである。なお、要
求される耐圧クラスに応じて、エピタキシャル層の成長
工程と不純物導入工程とを交互に繰り返す。次いで、レ
ジストマスク３３を除去した後、図７（ｄ）に示す如
く、第１層目のエピタキシャル層３０ａの上に第２層目
のｎ型高抵抗のエピタキシャル層３０ｂを成長させる。
【００５５】しかる後、図８（ｄ）に示す如く、熱処理
によってエピタキシャル層３０ａ〜３０ｄに導入されて
仕込まれた燐元素３２とホウ素元素３５を同時に一斉熱
拡散させて、各拡散中心から拡散する拡散単位領域を上
下相互に接続させ、ドリフト部２２２におけるｎ型のド
リフト電路領域２２ａとｐ型の仕切領域２２ｂ並びに耐
圧構造部１２０のｎ型領域１２０ａとｐ型領域１２０ｂ
とを同時に形成する。これらの縦形領域は拡散単位領域
の相互連結で形成されたものであるから、熱拡散が十分
であればｐｎ接合は略平坦面として観察できるが、拡散
中心を最大濃度部として濃度分布を呈している。なお、
並列ｐｎ構造のｐｎ接合は平坦面である必要もないこと
から、凹であっても構わない。この後、通常のプロセス
によりｐベース領域１３ａ及びｐ型リング１２４ａ〜１
２４ｅを同時に形成し、２重拡散型ＭＯＳＦＥＴを完成
する。
によってエピタキシャル層３０ａ〜３０ｄに導入されて
仕込まれた燐元素３２とホウ素元素３５を同時に一斉熱
拡散させて、各拡散中心から拡散する拡散単位領域を上
下相互に接続させ、ドリフト部２２２におけるｎ型のド
リフト電路領域２２ａとｐ型の仕切領域２２ｂ並びに耐
圧構造部１２０のｎ型領域１２０ａとｐ型領域１２０ｂ
とを同時に形成する。これらの縦形領域は拡散単位領域
の相互連結で形成されたものであるから、熱拡散が十分
であればｐｎ接合は略平坦面として観察できるが、拡散
中心を最大濃度部として濃度分布を呈している。なお、
並列ｐｎ構造のｐｎ接合は平坦面である必要もないこと
から、凹であっても構わない。この後、通常のプロセス
によりｐベース領域１３ａ及びｐ型リング１２４ａ〜１
２４ｅを同時に形成し、２重拡散型ＭＯＳＦＥＴを完成
する。
【００５６】本例の場合、並列ｐｎ構造を形成する際の
エピタキシャル層の成長回数とイオン注入回数を減らす
ことができ、低コスト化を図ることができる。
エピタキシャル層の成長回数とイオン注入回数を減らす
ことができ、低コスト化を図ることができる。
【発明の効果】以上説明したように、本発明において
は、耐圧構造部が、並列ｐｎ構造の主面側に接続する第
１導電型の高抵抗層を有することを特徴する。第１導電
型の高抵抗層がない並列ｐｎ構造の場合に比して、表面
電界を緩和できる。また、素子活性部の周りで縦形第２
導電型領域に非接続で高抵抗層の主面側に形成された第
２導電型のリングとを有することを特徴する。第２導電
型のリングが耐圧構造部の縦形第２導電型領域に接続し
ていないため、オフ状態の場合、耐圧構造部における縦
形第２導電型領域の幅の広狭に拘わらず、第２導電型の
リングには素子活性部又はドリフト部からの距離に応じ
た電圧降下が現れるので、耐圧構造部の表面電界が緩和
される。
は、耐圧構造部が、並列ｐｎ構造の主面側に接続する第
１導電型の高抵抗層を有することを特徴する。第１導電
型の高抵抗層がない並列ｐｎ構造の場合に比して、表面
電界を緩和できる。また、素子活性部の周りで縦形第２
導電型領域に非接続で高抵抗層の主面側に形成された第
２導電型のリングとを有することを特徴する。第２導電
型のリングが耐圧構造部の縦形第２導電型領域に接続し
ていないため、オフ状態の場合、耐圧構造部における縦
形第２導電型領域の幅の広狭に拘わらず、第２導電型の
リングには素子活性部又はドリフト部からの距離に応じ
た電圧降下が現れるので、耐圧構造部の表面電界が緩和
される。
【００５７】第２導電型のリングが間隔をおいて複数形
成されている構造では、リング間隔を拡げずとも、耐圧
構造部の表面電界を緩和できるので、耐圧構造部の占有
面積を縮小でき、高集積化を図ることができる。
成されている構造では、リング間隔を拡げずとも、耐圧
構造部の表面電界を緩和できるので、耐圧構造部の占有
面積を縮小でき、高集積化を図ることができる。
【００５８】また、本発明の製造方法において、第２の
段階では耐圧構造部のエピタキシャル層がマスクで覆わ
れているため、不純物イオンの導入が阻止されているの
で、耐圧構造部の並列ｐｎ構造の長さはドリフト部のそ
れに比して短くすることができ、耐圧構造部の並列ｐｎ
構造の上に形成される第１導電型高抵抗のエピタキシャ
ル層に第２導電型のリングを形成できる。ドリフト部及
び耐圧構造部の並列ｐｎ構造が同じ長さの場合に比し、
特段のプロセス追加を招かずに済む。
段階では耐圧構造部のエピタキシャル層がマスクで覆わ
れているため、不純物イオンの導入が阻止されているの
で、耐圧構造部の並列ｐｎ構造の長さはドリフト部のそ
れに比して短くすることができ、耐圧構造部の並列ｐｎ
構造の上に形成される第１導電型高抵抗のエピタキシャ
ル層に第２導電型のリングを形成できる。ドリフト部及
び耐圧構造部の並列ｐｎ構造が同じ長さの場合に比し、
特段のプロセス追加を招かずに済む。
【図１】本発明の実施例１に係る縦形ＭＯＳＦＥＴ素子
のチップを示す概略平面図である。
のチップを示す概略平面図である。
【図２】図１中のＡ−Ａ′線に沿って切断した状態を示
す縦断面図である。
す縦断面図である。
【図３】図１中のＢ−Ｂ′線に沿って切断した状態を示
す縦断面図である。
す縦断面図である。
【図４】本発明の実施例２に係る縦形ＭＯＳＦＥＴを示
す部分縦断面図である。
す部分縦断面図である。
【図５】本発明の実施例３に係る縦形ＭＯＳＦＥＴを示
す部分縦断面図である。
す部分縦断面図である。
【図６】（ａ）〜（ｇ）は本発明の実施例１の製造方法
を示す工程断面図である。
を示す工程断面図である。
【図７】（ａ）〜（ｇ）は本発明の実施例１の別の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図８】（ａ）〜（ｅ）は本発明の実施例３の製造方法
を示す工程断面図である。
を示す工程断面図である。
【図９】縦形ＭＯＳＦＥＴにおけるドリフト部及び素子
外周部（耐圧構造部）を示す平面図である。
外周部（耐圧構造部）を示す平面図である。
【図１０】図９中のＡ−Ａ′線に沿って切断した状態を
示す縦断面図である。
示す縦断面図である。
【図１１】図９中のＢ−Ｂ′線に沿って切断した状態を
示す縦断面図である。
示す縦断面図である。
１１…ｎ＋ ドレイン層（コンタクト層）
１２ｅ…ｐベース領域の挾間領域
１３ａ…ｐベース領域（ｐウェル）
１４…ｎ＋ ソース領域
１５…ゲート絶縁膜
１６…ゲート電極層
１７…ソース電極
１８…ドレイン電極
１９ａ…層間絶縁膜
２２，２２２…ドレイン・ドリフト部
２２ａ…層状縦形のｎ型ドリフト電路領域
２２ｂ…層状縦形のｐ型仕切領域
２３…酸化膜（絶縁膜）
２６…ｐ＋ コンタクト領域
３０ａ〜３０ｅ…ｎ型高抵抗のエピタキシャル層
３１…燐イオン
３２…燐原子
３３ａ〜３３ｃ…不純物導入窓
３３，３３′，３６…レジストマスク
３４…ホウ素イオン
３５…ホウ素原子
１２０，２２０…耐圧構造部
１２０ａ，２２０ａ…層状縦形のｎ型領域
１２０ｂ，２２０ｂ…層状縦形のｐ型領域
１２２…ｎ型の高抵抗層
１２４ａ〜１２４ｅ…ｐ型リング
１２６…ｎ型側縁領域
１２８…ｎ＋ のチャネルストッパー領域
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 岩本 進
神奈川県川崎市川崎区田辺新田１番１号
富士電機株式会社内
Claims (10)
- 【請求項１】 基板の第１主面側に形成された素子活性
部に導電接続する第１の電極層と、前記基板の第２主面
側に形成された第１導電型の低抵抗層に導電接続する第
２の電極層と、前記素子活性部と前記低抵抗層との間に
介在し、オン状態ではドリフト電流を縦方向に流すと共
にオフ状態では空乏化する縦形ドリフト部と、前記縦形
ドリフト部の周りで前記第１主面と前記低抵抗層との間
に介在し、オン状態では概ね非電路領域であってオフ状
態では空乏化する耐圧構造部とを有し、前記縦形ドリフ
ト部及び前記耐圧構造部が前記基板の厚み方向に配向す
る縦形第１導電型領域と前記基板の厚み方向に配向する
縦形第２導電型領域とを交互に繰り返して接合して成る
並列ｐｎ構造を有する半導体装置において、 前記耐圧構造部は、前記並列ｐｎ構造の主面側に接続す
る第１導電型の高抵抗層を有することを特徴する半導体
装置。 - 【請求項２】 請求項１において、前記高抵抗層が第１
導電型と第２導電型の不純物の双方をドープして形成さ
れていることを特徴する半導体装置。 - 【請求項３】 請求項１において、前記素子活性部の周
りで前記縦形第２導電型領域に非接続で前記高抵抗層の
主面側に形成された第２導電型のリングとを有すること
を特徴する半導体装置。 - 【請求項４】 請求項３において、前記第２導電型のリ
ングが間隔をおいて複数形成されていることを特徴とす
る半導体装置。 - 【請求項５】 請求項１乃至請求項４のいずれか一項に
おいて、前記耐圧構造部の並列ｐｎ構造の長さは前記ド
リフト部の並列ｐｎ構造の長さよりも短いことを特徴と
する半導体装置。 - 【請求項６】 請求項１乃至請求項５のいずれか一項に
おいて、前記耐圧構造部の並列ｐｎ構造のｐｎ繰り返し
ピッチは前記縦形ドリフト部の並列ｐｎ構造のｐｎ繰り
返しピッチよりも狭いことを特徴とする半導体装置。 - 【請求項７】 請求項１乃至請求項６のいずれか一項に
おいて、前記耐圧構造部の周囲に形成された第１導電型
のチャネルストッパー領域を有することを特徴とする半
導体装置。 - 【請求項８】 請求項７において、前記チャネルストッ
パー領域は第１導電型の側縁領域を介して前記低抵抗層
に接続していることを特徴とする半導体装置。 - 【請求項９】 基板の第１主面側に形成された素子活性
部に導電接続する第１の電極層と、前記基板の第２主面
側に形成された第１導電型の低抵抗層に導電接続する第
２の電極層と、前記素子活性部と前記低抵抗層との間に
介在し、オン状態ではドリフト電流を縦方向に流すと共
にオフ状態では空乏化する縦形ドリフト部と、前記縦形
ドリフト部の周りで前記第１主面と前記低抵抗層との間
に介在し、オン状態では概ね非電路領域であってオフ状
態では空乏化する耐圧構造部とを有し、前記縦形ドリフ
ト部及び前記耐圧構造部が前記基板の厚み方向に配向す
る縦形第１導電型領域と前記基板の厚み方向に配向する
縦形第２導電型領域とを交互に繰り返して接合して成る
並列ｐｎ構造を有し、前記耐圧構造部は前記並列ｐｎ構
造の主面側に接続する第１導電型の高抵抗層と前記素子
活性部の周りで前記縦形第２導電型領域に非接続で前記
高抵抗層の主面側に形成された第２導電型のリングとを
有する半導体装置の製造方法であって、 第１導電型の低抵抗基体上の前記縦形ドリフト部及び前
記耐圧構造部を形成すべき領域において、第１導電型高
抵抗のエピタキシャル層を成長させた後、そのエピタキ
シャル層に離散的に配置した不純物導入窓を介して第２
の導電型の不純物イオンを選択的に導入する工程を繰り
返す第１の段階と、次いで、新たに第１導電型高抵抗の
エピタキシャル層を成長させた後、前記耐圧構造部を形
成すべき領域をマスクした状態で、前記縦形ドリフト部
を形成すべき領域において第２の導電型の不純物イオン
を離散的に配置した不純物導入窓を介して選択的に導入
する工程を少なくとも１回行う第２の段階と、しかる
後、熱処理を施して前記各エピタキシャル層に選択的に
導入した前記不純物を熱拡散させて層違いの熱拡散領域
同士を上下相互に接続し、前記並列ｐｎ構造を形成する
第３の段階と、を有することを特徴とする半導体装置の
製造方法。 - 【請求項１０】 基板の第１主面側に形成された素子活
性部に導電接続する第１の電極層と、前記基板の第２主
面側に形成された第１導電型の低抵抗層に導電接続する
第２の電極層と、前記素子活性部と前記低抵抗層との間
に介在し、オン状態ではドリフト電流を縦方向に流すと
共にオフ状態では空乏化する縦形ドリフト部と、前記縦
形ドリフト部の周りで前記第１主面と前記低抵抗層との
間に介在し、オン状態では概ね非電路領域であってオフ
状態では空乏化する耐圧構造部とを有し、前記縦形ドリ
フト部及び前記耐圧構造部が前記基板の厚み方向に配向
する縦形第１導電型領域と前記基板の厚み方向に配向す
る縦形第２導電型領域とを交互に繰り返して接合して成
る並列ｐｎ構造を有し、前記耐圧構造部は前記並列ｐｎ
構造の主面側に接続する第１導電型の高抵抗層と前記素
子活性部の周りで前記縦形第２導電型領域に非接続で前
記高抵抗層の主面側に形成された第２導電型のリングと
を有する半導体装置の製造方法であって、 第１導電型の低抵抗基体上の前記縦形ドリフト部及び前
記耐圧構造部を形成すべき領域において、第１導電型高
抵抗のエピタキシャル層を成長させた後、そのエピタキ
シャル層に離散的に配置した不純物導入窓を介して第２
の導電型の不純物イオンを選択的に導入する工程を繰り
返す第１の段階と、次いで、新たに第１導電型高抵抗の
エピタキシャル層を成長させた後、前記耐圧構造部を形
成すべき領域での不純物導入窓のピッチと窓幅が前記縦
形ドリフト部を形成すべき領域でのピッチと窓幅よりも
狭いマスクを形成して第２の導電型の不純物イオンを選
択的に導入する工程を少なくとも１回行う第２の段階
と、しかる後、熱処理を施して前記各エピタキシャル層
に選択的に導入した前記不純物を熱拡散させて層違いの
熱拡散領域同士を上下相互に接続し、前記並列ｐｎ構造
を形成する第３の段階と、を有することを特徴とする半
導体装置の製造方法。
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Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005101560A (ja) * | 2003-08-20 | 2005-04-14 | Denso Corp | 縦型半導体装置 |
| JP2006005275A (ja) * | 2004-06-21 | 2006-01-05 | Toshiba Corp | 電力用半導体素子 |
| JP2007173418A (ja) * | 2005-12-20 | 2007-07-05 | Toshiba Corp | 半導体装置 |
| JP2010123789A (ja) * | 2008-11-20 | 2010-06-03 | Toshiba Corp | 電力用半導体装置 |
| JP2011192823A (ja) * | 2010-03-15 | 2011-09-29 | Fuji Electric Co Ltd | 超接合半導体装置の製造方法 |
| US8080846B2 (en) | 2006-06-15 | 2011-12-20 | Fuji Electric Co., Ltd. | Semiconductor device having improved breakdown voltage and method of manufacturing the same |
| JP2012089737A (ja) * | 2010-10-21 | 2012-05-10 | Fuji Electric Co Ltd | 半導体装置 |
| CN102473721A (zh) * | 2009-07-31 | 2012-05-23 | 富士电机株式会社 | 半导体装置 |
| US8716792B2 (en) | 2008-09-30 | 2014-05-06 | Infineon Technologies Austria Ag | Semiconductor device with a charge carrier compensation structure and method for the production of a semiconductor device |
| US8735982B2 (en) | 2010-11-09 | 2014-05-27 | Fuji Electric Co., Ltd. | Semiconductor device with superjunction structure |
| US9123561B2 (en) | 2011-10-21 | 2015-09-01 | Fuji Electric Co., Ltd. | Superjunction semiconductor device |
| CN105900245A (zh) * | 2014-07-04 | 2016-08-24 | 富士电机株式会社 | 半导体装置 |
| CN106158800A (zh) * | 2010-12-28 | 2016-11-23 | 瑞萨电子株式会社 | 半导体器件 |
| JP2019054169A (ja) * | 2017-09-15 | 2019-04-04 | 株式会社東芝 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000183350A (ja) * | 1998-12-09 | 2000-06-30 | Stmicroelectronics Srl | 高電圧半導体デバイス用集積エッジ構造の製造方法及び該集積エッジ構造 |
| JP2001144292A (ja) * | 1999-11-17 | 2001-05-25 | Denso Corp | 炭化珪素半導体装置 |
| JP2001230413A (ja) * | 2000-02-17 | 2001-08-24 | Fuji Electric Co Ltd | 半導体素子 |
-
2001
- 2001-10-03 JP JP2001307314A patent/JP3731520B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000183350A (ja) * | 1998-12-09 | 2000-06-30 | Stmicroelectronics Srl | 高電圧半導体デバイス用集積エッジ構造の製造方法及び該集積エッジ構造 |
| JP2001144292A (ja) * | 1999-11-17 | 2001-05-25 | Denso Corp | 炭化珪素半導体装置 |
| JP2001230413A (ja) * | 2000-02-17 | 2001-08-24 | Fuji Electric Co Ltd | 半導体素子 |
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005101560A (ja) * | 2003-08-20 | 2005-04-14 | Denso Corp | 縦型半導体装置 |
| JP2006005275A (ja) * | 2004-06-21 | 2006-01-05 | Toshiba Corp | 電力用半導体素子 |
| US7161209B2 (en) | 2004-06-21 | 2007-01-09 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| US7317225B2 (en) | 2004-06-21 | 2008-01-08 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| JP2007173418A (ja) * | 2005-12-20 | 2007-07-05 | Toshiba Corp | 半導体装置 |
| US7605423B2 (en) | 2005-12-20 | 2009-10-20 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US8080846B2 (en) | 2006-06-15 | 2011-12-20 | Fuji Electric Co., Ltd. | Semiconductor device having improved breakdown voltage and method of manufacturing the same |
| DE102007027519B4 (de) * | 2006-06-15 | 2016-11-24 | Fuji Electric Co., Ltd. | Halbleitervorrichtung und Verfahren zur Herstellung derselben |
| US8716792B2 (en) | 2008-09-30 | 2014-05-06 | Infineon Technologies Austria Ag | Semiconductor device with a charge carrier compensation structure and method for the production of a semiconductor device |
| DE102009038731B4 (de) * | 2008-09-30 | 2021-04-22 | Infineon Technologies Austria Ag | Halbleiterbauelement mit Ladungsträgerkompensationsstruktur und Verfahren zur Herstellung eines Halbleiterbauelements |
| US9312346B2 (en) | 2008-09-30 | 2016-04-12 | Infineon Technologies Austria Ag | Semiconductor device with a charge carrier compensation structure and method for the production of a semiconductor device |
| JP2010123789A (ja) * | 2008-11-20 | 2010-06-03 | Toshiba Corp | 電力用半導体装置 |
| US9577087B2 (en) | 2009-07-31 | 2017-02-21 | Fui Electric Co., Ltd. | Semiconductor apparatus |
| JP2012533167A (ja) * | 2009-07-31 | 2012-12-20 | 富士電機株式会社 | 半導体装置 |
| CN102473721A (zh) * | 2009-07-31 | 2012-05-23 | 富士电机株式会社 | 半导体装置 |
| JP2011192823A (ja) * | 2010-03-15 | 2011-09-29 | Fuji Electric Co Ltd | 超接合半導体装置の製造方法 |
| US8742500B2 (en) | 2010-10-21 | 2014-06-03 | Fuji Electric Co., Ltd | Semiconductor device |
| JP2012089737A (ja) * | 2010-10-21 | 2012-05-10 | Fuji Electric Co Ltd | 半導体装置 |
| US8735982B2 (en) | 2010-11-09 | 2014-05-27 | Fuji Electric Co., Ltd. | Semiconductor device with superjunction structure |
| CN106158800A (zh) * | 2010-12-28 | 2016-11-23 | 瑞萨电子株式会社 | 半导体器件 |
| US9123561B2 (en) | 2011-10-21 | 2015-09-01 | Fuji Electric Co., Ltd. | Superjunction semiconductor device |
| JPWO2016002963A1 (ja) * | 2014-07-04 | 2017-04-27 | 富士電機株式会社 | 半導体装置 |
| US10276654B2 (en) | 2014-07-04 | 2019-04-30 | Fuji Electric Co., Ltd. | Semiconductor device with parallel PN structures |
| CN105900245A (zh) * | 2014-07-04 | 2016-08-24 | 富士电机株式会社 | 半导体装置 |
| JP2019054169A (ja) * | 2017-09-15 | 2019-04-04 | 株式会社東芝 | 半導体装置 |
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| Publication number | Publication date |
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