CN107665920A - 一种超结器件的制备方法 - Google Patents
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Abstract
本发明提供了一种超结器件的制备方法，应用于超结器件中，其特征在于，包括以下步骤：于一半导体衬底上依次生成多个非掺杂外延层；在形成每一非掺杂外延层后，在当前的所述非掺杂外延层上依次注入一层N型杂质，以及于对应所述硅衬底的P型区域注入一P型杂质；通过一退火工艺对所有非掺杂外延层中的N型杂质以及P型杂质进行扩散，以形成对应的N型柱和P型柱。其技术方案的有益效果在于，提高超结器件的工艺窗口，提高良率的同时，改变雪崩电流路径，提高超结器件的耐用度，克服了现有技术中超结器件的工艺窗口逐渐狭窄导致器件耐用度下降，以及良率下降的缺陷。
Description
技术领域
本发明涉及半导体制备技术领域，尤其涉及一种超结器件的制备方法。
背景技术
Super-Junction(超结)晶体管以为独特的N/P交互结构，使得在同样的击穿电压下只需要更薄的EPI(外延层)，以及更高的EPI掺杂，从而大大降低了器件的比导通电阻-Rsp(理想的PN结在正向导通后应该是没有电阻的，而实际的PN结比如二极管受材料、工艺的影响，在导通时实际上两端还有一个电阻，这个电阻一般在几欧到几十欧之间，被称为导通电阻。)，以及figure of merit—FOM(灵敏值)值。
现有的超结器件通常使用多次外延+注入+退火的方式形成，在掺杂n型外延层上注入一定剂量的p型杂质，并重复多次外延生长和p型杂质的注入来形成n柱和p柱结构。但随着比导通电阻的逐步减小，芯片面积的逐步缩小，超结器件的工艺窗口变得越来越小，如下图1所示，已经到达工艺设备能力的极限附近。同时超结器件天生对电荷平衡的敏感性较高，出现芯片的一致性问题，造成器件低良率，耐用度下降等问题。
发明内容
针对现有技术中的超结器件存在的上述问题，现提供一种旨在提高超结器件的工艺窗口，提高良率的同时，改变雪崩电流路径，提高超结器件的耐用度的超结器件的制备方法。
具体技术方案如下：
一种超结器件的制备方法，应用于超结器件中，其中，包括以下步骤：
于一半导体衬底上依次生成多个非掺杂外延层；
在形成每一非掺杂外延层后，在当前的所述非掺杂外延层上依次注入一层N型杂质，以及于对应所述硅衬底的P型区域注入一P型杂质；
通过一退火工艺对所有非掺杂外延层中的N型杂质以及P型杂质进行扩散，以形成对应的N型柱和P型柱。
优选的，依次注入的所述N性杂质的剂量由高至低呈下降趋势，或
依次注入的所述N性杂质的剂量由高至低呈下降趋势以及每一次注入的所述P型杂质的剂量相等。
优选的，所述N型柱的N性杂质的浓度由上至下依次上升，和/或
所述p型柱的P性杂质的浓度由上至下依次下降。
优选的，依次注入的相邻层之间对应的N型杂质的注入量的比值为X，其中0.7<X<0.8。
优选的，依次注入的所述N型杂质的剂量逐渐上升，然后维持一段不变，随后注入量逐渐上升，或
依次注入的所述N型杂质的剂量逐渐上升，然后维持一段不变，随后注入量逐渐上升以及每一次注入的所述P型杂质的剂量相等。
优选的，所述N型柱的N性杂质的浓度由上至下依次上升，然后维持一段不变，随后N性杂质的浓度继续下降，和/或
所述p型柱的P性杂质的浓度由上至下依次下降，然后维持一段不变，随后，P性杂质的浓度继续下降。
优选的，依次注入的相邻层之间对应的N型杂质的注入量的比值为X，其中1≥X>0.6。
优选的，依次注入的所述N性杂质的剂量由高至低呈下降趋势，和/或
每一次注入的所述P型杂质的剂量相等，或者依次注入的所述P型杂质的剂量由高至低呈下降趋势。
优选的，所述N型柱的N性杂质的浓度由上至下依次下降；
所述p型柱的P性杂质的浓度由上至下依次下降，或者所述p型柱的P 性杂质的浓度由上之下两端呈下降趋势，中间为持平状态。
优选的，依次注入的相邻层之间对应的N型杂质的注入量的比值为X，其中0.7<X<0.8。
优选的，所述刻蚀阻挡层为光刻胶。
优选的，所述半导体衬底上形成的非掺杂外延层的厚度大于之后形成的每一个非掺杂外延层的厚度。
上述技术方案具有如下优点或有益效果：提高超结器件的工艺窗口，提高良率的同时可改变雪崩电流路径，提高超结器件的耐用度，克服了现有技术中超结器件的工艺窗口逐渐狭窄导致器件耐用度下降，以及良率下降的缺陷。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1为背景技术部分的示意图；
图2-7为本发明一种超结器件的制备方法的实施例中，形成超结器件对应的结构的示意图；
图8为本发明一种超结器件的制备方法的实施例中，关于N型结和P型结浓度与器件深度变化的线条图；
图9为本发明一种超结器件的制备方法的实施例中，关于BVDSS-1， BVDSS-2对应的击穿电压值的曲线图；
图10-15为本发明一种超结器件的制备方法的实施例中，形成超结器件另一实施例的对应的结构的示意图；
图16为本发明一种超结器件的制备方法的实施例中，关于N型结和P 型结浓度与器件深度变化另一实施例中的线条图；
图17为本发明一种超结器件的制备方法的实施例中，关于BVDSS-1， BVDSS-2对应的击穿电压值的第二实施例中的线条图；
图18为本发明一种超结器件的制备方法的实施例中，关于N型结和P 型结浓度与器件深度变化另一实施例中的线条图；
图19为本发明一种超结器件的制备方法的实施例中，关于BVDSS-1， BVDSS-2对应的击穿电压值的第三实施例的线条图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
本发明的技术方案中包括一种超结器件的制备方法。
如图1所示，一种超结器件的制备方法的实施例，应用于超结器件中，其中，包括以下步骤：
于一半导体衬底上依次生成多个非掺杂外延层；
在形成每一非掺杂外延层后，在当前的非掺杂外延层上依次注入一层的 N型杂质，以及于对应硅衬底的P型区域注入一P型杂质；
通过一退火工艺对所有非掺杂外延层中的N型杂质以及P型杂质进行扩散，以形成对应的N型柱和P型柱。
上述技术方案中，在每个非掺杂外延层上对应半导体衬底的P型区域注入P型杂质的方法如下，在非掺杂外延层上首先注入一层的N型杂质，其次在当前的非掺杂外延层上对应P型区域形成一具有开窗的刻蚀阻挡层，然后在开窗的位置向非掺杂外延层注入一预定剂量的P型杂质。
在执行完上述的操作之后，去除当前的刻蚀阻挡层，继续于掺杂后的非掺杂外延层上，生长一非掺杂外延层，然后继续上的掺杂操作步骤，当生长的非掺杂外延层的数量到达预定层数之后，通过退火工艺对所有非掺杂外延层中的N型杂质以及P型杂质进行扩散，以形成对应的N型柱和P型柱，最终会成超结器件。
本技术方案中，克服了现有技术中超结器件的工艺窗口逐渐狭窄导致器件耐用度下降，以及良率下降的缺陷。
在一种较优的实施方式中，依次注入的N性杂质的剂量由高至低呈下降趋势。
在一种较优的实施方式中，依次注入的N性杂质的剂量由高至低呈下降趋势以及每一次注入的P型杂质的剂量相等。
在一种较优的实施方式中，依次注入的N性杂质的剂量由高至低呈下降趋势，并且每一次注入的P型杂质的剂量相等。
在一种较优的实施方式中，N型柱的N性杂质的浓度由上至下依次上升，和/或
p型柱的P性杂质的浓度由上至下依次下降。
在一种较优的实施方式中，依次注入的相邻层之间对应的N型杂质的注入量的比值为X，其中0.7<X<0.8。
以下以一种具体的实施方式进行说明，如图2-7所示；
图2中，在半导体衬底1上生长一非掺杂外延层2；
如3中、在当前的非掺杂外延层2上注入一层N型杂质3；
图4中、在非掺杂外延层2上对应P型区域形成一具有开窗的刻蚀阻挡层4，在非掺杂外延层2上对应P型区域形成一具有开窗的刻蚀阻挡层4，于所述开窗的位置向所述非掺杂外延层注入一预定剂量的P型杂质5；
图5中、去除上述的刻蚀阻挡层4，继续生成一非掺杂外延层2，并继续在该非掺杂外延层2上一层N型杂质3；
图6中，在非掺杂外延层2上对应P型区域形成一具有开窗的刻蚀阻挡层4，在非掺杂外延层2上对应P型区域形成一具有开窗的刻蚀阻挡层4，于所述开窗的位置向所述非掺杂外延层2注入一预定剂量的P型杂质5；
图7中，为重复生长形成多个非掺杂外延层2的结构示意图。
本实施例中最终想成的N型柱(用Y2表示)，以及P型柱(用Y1表示)对应的浓度与超结器件的深度之间的关系如图8所示，其中横坐标表示深度，纵坐标表示对应的浓度。
上述的技术方案的有益效果，明显增加了工艺窗口，如图9所示，其中 BVDSS-1表示现有的源漏极击穿电压值的曲线，BVDSS-2表示上述实施例中源漏极击穿的电压值的曲线。BVdss越大，沟道的电阻也大，相应的功耗也就会更大。
在一种较优的实施方式中，依次注入的N型杂质的剂量逐渐上升，然后维持一段不变，随后注入量逐渐上升。
在一种较优的实施方式中，依次注入的N型杂质的剂量逐渐上升，然后维持一段不变，随后注入量逐渐上升每一次注入的N型杂质的剂量相等。
在一种较优的实施方式中，N型柱的N性杂质的浓度由上至下依次上升，然后维持一段不变，随后N性杂质的浓度继续下降。
在一种较优的实施方式中，p型柱的P性杂质的浓度由上至下依次下降，然后维持一段不变，随后，P性杂质的浓度继续下降。
在一种较优的实施方式中，依次注入的相邻层之间对应的N型杂质的注入量的比值为X，其中1≥X>0.6。
以下以一种具体的实施方式进行说明，如图10-15所示；
图10中，在半导体衬底A1上生长一非掺杂外延层A2；
如11中、在当前的非掺杂外延层A2上注入一层N型杂质A3；
图12中、在非掺杂外延层A2上对应P型区域形成一具有开窗的刻蚀阻挡层A4，在非掺杂外延层上A2对应P型区域形成一具有开窗的刻蚀阻挡层 A4，于所述开窗的位置向所述非掺杂外延层A2注入一预定剂量的P型杂质 A5；
图13中、去除上述的刻蚀阻挡层A4，继续生成一非掺杂外延层A2，并继续在该非掺杂外延层上一层N型杂质A3；
图14中，在非掺杂外延层A2上对应P型区域形成一具有开窗的刻蚀阻挡层A4，在非掺杂外延层A2上对应P型区域形成一具有开窗的刻蚀阻挡层 A4，于所述开窗的位置向所述非掺杂外延层A2注入一预定剂量的P型杂质 A5；
图15中，为重复生长形成多个非掺杂外延层A2的结构示意图。
本实施例中最终形成的N型柱(用Y2表示)，以及P型柱(用Y1表示)对应的浓度与超结器件的深度之间的关系如图16所示，其中横坐标表示深度，纵坐标表示对应的浓度。
上述的技术方案的有益效果，明显增加了工艺窗口，如图17所示，其中 BVDSS-1表示现有的源漏极击穿电压值的曲线，BVDSS-2表示上述实施例中源漏极击穿的电压值的曲线。BVdss越大，沟道的电阻也大，相应的功耗也就会更大。
在一种较优的实施方式中，依次注入的N性杂质的剂量由高至低呈下降趋势。
在一种较优的实施方式中，每一次注入的P型杂质的剂量相等，或者依次注入的P型杂质的剂量由高至低呈下降趋势。
在一种较优的实施方式中，N型柱的N性杂质的浓度由上至下依次下降；
p型柱的P性杂质的浓度由上至下依次下降，或者p型柱的P性杂质的浓度由上之下两端呈下降趋势，中间为持平状态。
在一种较优的实施方式中，依次注入的相邻层之间对应的N型杂质的注入量的比值为X，其中0.7<X<0.8。
在上述技术方案中，需要说明的是形成P型结和N型结最终形成超结器件的方法步骤，与上述的两个实施例的方法步骤一致，区别点在于注入的N 型结的浓度以及P型结的浓度不同。
最终形成的N型柱(用Y2表示)，以及P型柱(用Y1表示)对应的浓度与超结器件的深度之间的关系如图18所示，其中横坐标表示深度，纵坐标表示对应的浓度。
上述的技术方案的有益效果，明显增加了工艺窗口，如图18所示，其中 BVDSS-1表示现有的源漏极击穿电压值的曲线，BVDSS-2表示上述实施例中源漏极击穿的电压值的曲线。
由此对器件的击穿位置起到了优化调节作用，改变了传统超结器件的击穿位置，限制了雪崩发生在P柱的中下部分。
BVdss越大，沟道的电阻也大，相应的功耗也就会更大。
在一种较优的实施方式中，刻蚀阻挡层为光刻胶。
在一种较优的实施方式中，半导体衬底上形成的非掺杂外延层的厚度大于之后形成的每一个非掺杂外延层的厚度。
上述技术方案中为了避免非掺杂外延层注入的N型杂质对半导体衬底的影响，因此将半导体衬底上形成的非掺杂外延层的厚度大于之后形成的每一个非掺杂外延层的厚度。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
Claims (12)
1.一种超结器件的制备方法，应用于超结器件中，其特征在于，包括以下步骤：
于一半导体衬底上依次生成多个非掺杂外延层；
在形成每一非掺杂外延层后，在当前的所述非掺杂外延层上依次注入一层N型杂质，以及于对应所述硅衬底的P型区域注入一P型杂质；
通过一退火工艺对所有非掺杂外延层中的N型杂质以及P型杂质进行扩散，以形成对应的N型柱和P型柱。
2.根据权利要求1中所述的制备方法，其特征在于，依次注入的所述N性杂质的剂量由高至低呈下降趋势，或
依次注入的所述N性杂质的剂量由高至低呈下降趋势以及每一次注入的所述P型杂质的剂量相等。
3.根据权利要求2中所述的制备方法，其特征在于，所述N型柱的N性杂质的浓度由上至下依次上升，和/或
所述p型柱的P性杂质的浓度由上至下依次下降。
4.根据权利要求2中所述的制备方法，其特征在于，依次注入的相邻层之间对应的N型杂质的注入量的比值为X，其中0.7<X<0.8。
5.根据权利要求1中所述的制备方法，其特征在于，依次注入的所述N型杂质的剂量逐渐上升，然后维持一段不变，随后注入量逐渐上升，或
依次注入的所述N型杂质的剂量逐渐上升，然后维持一段不变，随后注入量逐渐上升以及每一次注入的所述P型杂质的剂量相等。
6.根据权利要求5中所述的制备方法，其特征在于，所述N型柱的N性杂质的浓度由上至下依次上升，然后维持一段不变，随后N性杂质的浓度继续下降，和/或
所述p型柱的P性杂质的浓度由上至下依次下降，然后维持一段不变，随后，P性杂质的浓度继续下降。
7.根据权利要求5中所述的制备方法，其特征在于，依次注入的相邻层之间对应的N型杂质的注入量的比值为X，其中1≥X>0.6。
8.根据权利要求1中所述的制备方法，其特征在于，依次注入的所述N性杂质的剂量由高至低呈下降趋势，和/或
每一次注入的所述P型杂质的剂量相等，或者依次注入的所述P型杂质的剂量由高至低呈下降趋势。
9.根据权利要求1中所述的制备方法，其特征在于，所述N型柱的N性杂质的浓度由上至下依次下降；
所述p型柱的P性杂质的浓度由上至下依次下降，或者所述p型柱的P性杂质的浓度由上之下两端呈下降趋势，中间为持平状态。
10.根据权利要求9中所述的制备方法，其特征在于，依次注入的相邻层之间对应的N型杂质的注入量的比值为X，其中0.7<X<0.8。
11.根据权利要求1中所述的制备方法，其特征在于，所述刻蚀阻挡层为光刻胶。
12.根据权利要求1中所述的制备方法，其特征在于，所述半导体衬底上形成的非掺杂外延层的厚度大于之后形成的每一个非掺杂外延层的厚度。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101071822A (zh) * | 2002-09-25 | 2007-11-14 | 株式会社东芝 | 功率半导体元件 |
| US20090096021A1 (en) * | 2005-02-15 | 2009-04-16 | Loechelt Gary H | Semiconductor device having deep trench charge compensation regions and method |
| CN105529272A (zh) * | 2015-12-23 | 2016-04-27 | 福建省福芯电子科技有限公司 | 一种半导体器件制造方法及由该方法制得的半导体器件 |
| CN105977161A (zh) * | 2016-06-21 | 2016-09-28 | 中航（重庆）微电子有限公司 | 超结结构及其制备方法 |
-
2017
- 2017-09-14 CN CN201710829495.2A patent/CN107665920A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101071822A (zh) * | 2002-09-25 | 2007-11-14 | 株式会社东芝 | 功率半导体元件 |
| US20090096021A1 (en) * | 2005-02-15 | 2009-04-16 | Loechelt Gary H | Semiconductor device having deep trench charge compensation regions and method |
| CN105529272A (zh) * | 2015-12-23 | 2016-04-27 | 福建省福芯电子科技有限公司 | 一种半导体器件制造方法及由该方法制得的半导体器件 |
| CN105977161A (zh) * | 2016-06-21 | 2016-09-28 | 中航（重庆）微电子有限公司 | 超结结构及其制备方法 |
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