CN110447108B - Mosfet以及电力转换电路 - Google Patents

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Abstract

本发明的MOSFET100包括：具有超级结结构117的半导体基体110；以及经由栅极绝缘膜124形成在半导体基体110的第一主面侧的栅电极126，当n型柱形区域114的掺杂物总量与p型柱形区域116的掺杂物总量不同的状态下，在将该平均正电荷密度ρ(x)为0时的深度位置表示为Xm，将第1主面侧的耗尽层中的表面中最深的深度位置表示为X0’，并将基准平均正电荷密度表示为ρ0(x)为0时的深度位置表示为Xm，将第1主面侧的耗尽层中最深的深度位置表示为X0时，满足公式：|X0‑X0’|＜|Xm‑Xm’|。根据本发明的MOSFET100，即便是在栅极周围的电荷平衡存在波动的情况下，也能够减小关断时开关特性的波动。

Description

MOSFET以及电力转换电路
技术领域
本发明涉及MOSFET以及电力转换电路。
背景技术
以往，具备由n型柱形(Column)区域以及p型柱形区域构成的超级结(Superjunction)结构的半导体基体的MOSFET被普遍认知(例如，参照专利文献1)。
在本说明书中，超级结结构是指：从规定的截面上观看时，n型柱形区域与p型柱形区域交互地重复排列的结构。
以往的MOSFET900如图25所示，是一种平面栅极(Plane gate)型MOSFET，其包括：半导体基体910，具有由n型柱形区域914以及p型柱形区域916构成的超级结结构917、形成在第一主面的表面，并且形成在p型柱形区域916的整个表面上以及n型柱形区域914的一部分表面上的基极区域918、形成在第一主面的表面，并且形成在n型柱形区域914的表面上的与基极区域918相邻接的n型表面高浓度区域919、以及形成在基极区域918的表面的n型源极区域920；以及栅电极936，经由栅极绝缘膜934形成在被源极区域920与n型表面高浓度区域919相夹的基极区域918的表面上。
在以往的MOSFET900中，n型柱形区域914以及p型柱形区域916被形成为：使n型柱形区域914的掺杂物总量与p型柱形区域916的掺杂物总量相等。即，n型柱形区域914以及p型柱形区域916处于电荷平衡(Charge balance)状态。另外，n型柱形区域914的掺杂物浓度以及p型柱形区域916的掺杂物浓度均不受深度的影响而保持固定。再有，n型柱形区域914的侧壁形状为第一主面侧狭窄的锥形形状，p型柱形区域916的侧壁形状为底部狭窄的锥形形状。
在本说明书中，“掺杂物总量”是指：MOSFET中作为构成要素(n型柱形区域或p型柱形区域)的掺杂物的总量。
根据以往的MOSFET900，由于包括了具有由n型柱形区域914以及p型柱形区域916构成的超级结结构917的半导体基体910，因此是一种具有低导通(ON)电阻、且高耐压的开关元件。
【先行技术文献】
【专利文献1】特开2004-119611号公报
然而，在以往的MOSFET900中，一旦栅极周围的电荷平衡存在变动，就会出现关断(Turn off)后开关特性的变动变大的问题。
因此，本发明鉴于上述问题的解决，目的是提供一种：即便栅极周围的电荷平衡存在变动，也能够将关断后的开关特性不易变动的MOSFET以及使用这种MOSFET的电力转换电路。
发明内容
【1】本发明的MOSFET，包括：具有由n型柱形区域以及p型柱形区域构成的超级结结构的半导体基体；以及经由栅极绝缘膜形成在所述半导体基体的第一主面侧的栅电极，其特征在于：在以将所述MOSFET关断后所述超级结结构中耗尽层扩展至最大时的所述第一主面侧的耗尽层的表面中最深的深度位置为基准，所述超级结结构中规定深度位置的深度x为横轴，以将所述MOSFET关断后所述超级结结构耗尽时的，以下公式(1)中所示的，所述超级结结构中所述规定深度位置上的平均正电荷密度p(x)为纵轴时，所述MOSFET关断后所述超级结结构中耗尽层扩展至最大时，以第二主面侧耗尽层部位最浅的深度位置的深度为a时，的该平均正电荷密度p(x)在x＝0时，平均正电荷密度ρ(0)为负数，并且，x＝a时的该平均正电荷密度p(a)的值为正数，由表示该平均正电荷密度p(x)的曲线、x＝0的直线以及所述横轴所包围的区域的面积，与由表示该平均正电荷密度p(x)的曲线、x＝a的直线以及所述横轴所包围的区域的面积相等。
在以所述超级结结构区域的所述第1主面侧的表面为基准，使所述n型柱型区域掺杂物的总量与p型柱型区域掺杂物总量不同的情况下，以所述平均正電荷密度ρ(x)为0时的深度位置表示为Xm’，所述MOSFET关断后所述超级结结构中耗尽层扩展至最大时第一主面侧的耗尽层部位最深深度位置的深度为X0’，在所述n型柱型区域掺杂物的总量与p型柱型区域掺杂物总量相等时所构成的基准MOSFET关断后，所述超级结结构耗尽时，将所述平均正电荷密度为ρ0(x)为0时的深度位置为表示为Xm，并且将所述基准MOSFET关断后所述超级结结构的耗尽层扩展至最大时第一主面侧的耗尽层最深的深度位置表示为X0时，满足以下关系式：|X0－X0’|＜|Xm－Xm’|。
Figure BDA0002209194250000021
(在公式(1)中，Wn(x)表示所述n型柱形区域中所述规定深度位置上的宽度，N d(x)表示将所述MOSFET关断后所述超级结结构耗尽时的，所述n型柱形区域中所述规定深度位置上正电荷的平均密度，Wp(x)表示所述p型柱形区域中所述规定深度位置上的宽度，Na(x)表示将所述MOSFET关断后所述超级结结构耗尽时的，所述p型柱形区域中所述规定深度位置上负电荷的平均密度，q表示基本电量，W表示满足Wn(x)+Wp(x)＝2W的正常数)。
在本说明书中，“超级结结构中规定深度位置的深度”是指：以将MOSFET关断后超级结结构中耗尽层扩展至最大时述第一主面侧的耗尽层的表面中最深的深度位置为基准的超级结结构中的规定深度位置的深度。“n型柱形区域的……正电荷的平均密度”表示将MOSFET关断后n型柱形区域耗尽时的，源于n型柱形区域中的施主(Donor)的正电荷的平均密度，而“p型柱形区域的……负电荷的平均密度”则表示将MOSFET关断后p型柱形区域耗尽时的，源于p型柱形区域中的受主(Acceptor)的负电荷的平均密度。
另外，在本说明书中的MOSFET是指：基准MOSFET与超级结结构(p型柱型区域和n型柱型区域)的形状与本发明的MOSFET相同，并且，p型柱型区域的p型掺杂物的浓度梯度以及n型柱型区域的n型掺杂物的浓度梯度与本发明的MOSFET相同，并且，为了使p型柱型区域掺杂物的总量与n型柱型区域掺杂物的总量相等而将p型柱型区域掺杂物浓度进行了调整而构成的MOSFET。另外，基准平均正电荷密度ρ0(x)是指基准MOSFET的平均正电荷密度。应当指出的是，本发明的MOSFET中存在以下两种状态：n型柱型区域的掺杂物总量与p型柱型区域掺杂物总量相同的情况(也就是，在电荷平衡的状态)以及n型柱型区域的掺杂物总量与p型柱型区域掺杂物总量不同的情况(也就是，在电荷平衡发生变化的状态)。
【2】在本说明书中，理想的情况是：所述平均正电荷密度ρ(x)展现为上凸右上扬曲线。
在本发明书中，“超级结结构的规定深度位置上的平均正电荷密度p(x)展现为上凸的向右上扬的曲线”不仅包含了该平均正电荷密度展现为上凸的单调的向右上扬的曲线的情况，也包含了该平均正电荷密度展现为阶梯状(但是，连接阶梯转角部分的线(包络线)算作上凸的单调的向右上扬的曲线)、或该平均正电荷密度展现为重复凹凸的曲线(但是，包络线算作上凸的单调的向右上扬的曲线)的情况。
【3】本发明的MOSFET中，理想的情况是：以所述超级结结构中所述规定深度位置的深度x为横轴，并且以所述p型柱形区域中所述规定深度位置上的宽度Wp(x)以及所述n型柱形区域中所述规定深度位置上的宽度Wn(x)为纵轴时，
所述p型柱型区域的宽度Wp(x)用以下的公式(2)表示
【公式(2)】
Figure BDA0002209194250000031
(符号A，B，λ是常数。)
所述n型柱型区域的宽度Wn(x)用以下的公式(3)表示
【公式(3)】
Figure BDA0002209194250000032
(符号A，B，λ是常数)
【4】在本发明的MOSFET中，理想的情况是：在以所述超级结结构中所述规定深度位置的深度x为横轴，并且以将所述MOSFET关断后所述超级结结构耗尽时的，所述p型柱形区域中所述规定深度位置上的负电荷的平均密度Na(x)或所述n型柱形区域中所述规定深度位置上的正电荷的平均密度Nd(x)为纵轴时，将所述MOSFET关断后所述超级结结构耗尽时的，所述p型柱形区域中所述规定深度位置上的负电荷的平均密度Na(x)用以下的公式(4)表示
Figure BDA0002209194250000033
(符号A，B，λ是常数)
所述MOSFET关断后所述超级结结构耗尽时的，所述n型柱型区域的规定深度位置上的正电荷的平均密度Nd(x)用以下的公式(5)表示
Figure BDA0002209194250000034
(符号A，B，λ是常数)
【5】在本发明的MOSFET中，理想的情况是：在所述n型柱型区域掺杂物总量与p型型柱型区域掺杂物总量不同的情况下，以所述超级结结构第一主面侧的面积为基准，将所述MOSFET关断后，所述超级结结构耗尽层扩展至最大时的第一主面侧耗尽层部位最深的深度位置X0’处的平均正电荷密度用ρ(X0’)表示，将所述MOSFET关断后，所述超级结结构耗尽层扩展至最大时第一主面侧耗尽层部位最深的深度位置X0处的基准平均正电荷密度用ρ(X0’)表示时，满足公式：ρ0(X0)＞ρ(X0’)
【6】在本发明的MOSFET中，理想的情况是：在所述n型柱型区域掺杂物总量与p型型柱型区域掺杂物总量不同情况下，以所述超级结结构第一主面侧的面积为基准，以所述n型柱型区域的掺杂物总量与所述p型柱型区域的掺杂物总量处于不同状态下的，所述平均正电荷密度ρ(x)为0时的深度位置为Xm’，所述MOSFET关断后超级结结构的耗尽层扩展至最大时的第二主面侧的耗尽层部位最浅的深度位置的深度为X1’，并且以所述基准平均正电荷密度ρ(x)为0时的深度位置定为Xm，所述基准MOSFET关断后所述超级结结构耗尽层扩展至最大时的所述第2主面侧的耗尽层表面的最浅深度位置定为X1时，满足公式：|Xm－Xm’|＜|X1－X1’|。
【7】在本发明的MOSFET中，理想的情况是：在所述n型柱型区域的掺杂物总量与p型柱型区域的掺杂物总量不同的情况下，以所述超级结结构的所述第1主面侧的面积为基准，以所述n型柱型区域的掺杂物总量与所述p型柱型区域的掺杂物总量处于不同状态下的，所述MOSFET关断后所述超级结结构耗尽层扩展至最大时的第2主面侧的耗尽层的部位最浅深度X1’处的所述平均正电荷密度为ρ(X1’)，并且以所述基准MOSFET关断后所述超级结结构耗尽层扩展至最大时第2主面侧的耗尽层的表面里最浅深度位置X1的所述基准平均正电荷密度定为ρ0(X1)时，满足公式：ρ0(X1)＜ρ(X1’)。
【8】在本发明的MOSFET中，理想的情况是：在所述p型柱型区域的掺杂物总量比所述n型柱型区域的掺杂物总量多的情况下，以所述n型柱型区域的掺杂物总量与所述p型柱型区域的掺杂物总量之差为横轴，以所述超级结结构的所述第1主面侧的面积为基准，所述MOSFET关断后所述超级结结构耗尽层扩展至最大时的第2主面侧的耗尽层的部位最浅位置的深度X1为纵轴时，一旦所述n型柱型区域的掺杂物总量与p型柱型区域的掺杂物总量的差值如果变大，则表示该深度X1的曲线就会汇聚在规定的数值上。
【9】在本发明的MOSFET中，理想的情况是：在所述n型柱型区域的掺杂物总量与所述p型柱型区域掺杂物总量不同的情况下，以所述MOSFET关断后超级结结构耗尽层扩展至最大时的，第1主面侧的耗尽层的部位最深位置的深度为基准，所述MOSFET关断后超级结结构耗尽层扩展至最大时的第2主面侧的耗尽层的部位最浅位置的深度为a’时，并且所述基准MOSFET关断后超级结结构耗尽层扩展至最大时的第2主面侧的耗尽层的部位最浅位置的深度为a时，由表示该平均正电荷密度ρ(X)的曲线、x＝a’的直线以及x横轴所包围的区域的面积，与由表示该平均正电荷密度ρ0(X)的曲线、x＝a的直线以及x横轴所包围的区域的面积相等。
【10】在本发明的MOSFET中，理想的情况是：其中，在以将所述MOSFET关断后所述超级结结构中耗尽层扩展至最大时的所述第一主面侧的耗尽层的表面最深的深度位置为基准，将所述MOSFET关断后所述超级结结构中耗尽层扩展至最大时的所述第二主面侧的耗尽层的表面最浅的深度位置的深度定为a，将所述超级结结构中所述平均正电荷密度ρ(X)为0的深度位置的深度定为d时，满足0＜d＜a/2。
【11】在本发明的MOSFET中，理想的情况是：其中，所述半导体基体进一步具有：形成在所述n型柱形区域以及所述p型柱形区域的表面上的p型的基极区域；以及形成在所述基极区域的表面上的n型的源极区域，所述MOSFET进一步包括：从平面上看在所述n型柱形区域所在的区域内的，被形成为从所述半导体基体的第一主面的表面直至比所述基极区域的最深部更深的深度位置上的，并且使所述源极区域的一部分露出于内周面的沟槽，所述栅极绝缘膜形成在所述沟槽的内周面上，所述栅电极是经由所述栅极绝缘膜后被埋设入所述沟槽的内部后形成的。
【12】在本发明的MOSFET中，理想的情况是：所述半导体基体进一步具有：形成在所述半导体基体的所述第一主面的表面，并且形成在所述p型柱形区域的整个表面上以及所述n型柱形区域的一部分表面上的基极区域；形成在所述半导体基体的所述第一主面的表面，并且形成在所述n型柱形区域的表面上的与所述基极区域相邻接的n型表面高浓度区域；以及形成在所述基极区域的表面的n型的源极区域，所述栅电极经由所述栅极绝缘膜后被形成在被所述源极区域与所述n型表面高浓度区域相夹的所述基极区域的表面上。
【13】在本发明的MOSFET中，理想的情况是：其中，在以将所述MOSFET关断后所述超级结结构中耗尽层扩展至最大时的所述第一主面侧的耗尽层的表面最深的深度位置为基准，以沿深度方向的轴为x轴，将所述基极区域的最下端面的深度位置上的x坐标定为-t，将所述p型柱形区域的最下部的深度位置上的x坐标定为b，将所述平均正电荷密度ρ(X)为0的深度位置上的x坐标定为d时，满足0＜t+d＜(t+b)/2。
【14】一种电力转换电路，其特征在于，至少包括：电抗器；向所述电抗器提供电流的电源；对从所述电源提供至所述电抗器的电流进行控制的权利要求1至13中任意一项所述的MOSFET；以及对从所述电源提供至所述电抗器的电流或对来自于所述电抗器的电流进行整流运作的整流元件。
【15】本发明所述的电力转换电路，理想的情况是：其中，所述整流元件为快速恢复二极管。
【16】本发明所述的电力转换电路，理想的情况是：其中，所述整流元件为MOSFET的内置二极管。
【17】本发明所述的电力转换电路，理想的情况是：其中，所述整流元件为碳化硅肖特基势垒二极管。
发明效果
根据本发明的MOSFET，由于满足关系式|X0－X0’|＜|Xm－Xm’|，即使在n过多电荷平衡发生变化的情况下，MOSFET关断时，第1主面侧(栅电极侧)的平均正电荷密度ρ(x)的波动也很小，高区域电场就很难接近栅电极。因此，由于栅电极周围的n型柱型区域的电场不易变高，栅极周围的n型柱型区域的电位变化就很小，其结果就是，关断后的开关特性不易发生变动。
另外，根据本发明的MOSFET，由于满足关系式|X0－X0’|＜|Xm－Xm’|，即使电荷平衡存在变动，由于MOSFET关断后的开关损失不易发生大的变化，就可以防止电力转换电路(特别是，像电流临界型PFC和电流不连续型PFC等，在关断时对于开关损失的影响很大的电路)的运作发生障碍(参照图13。)。
由于包括具有n型柱型区域以及p型柱型区域构成的超级结结构的半导体基体，因此其与以往的MOSFET900一样，是一种具有低导通电阻、且高耐压的开关原件。
再有，根据本发明的MOSFET，由于x＝0时该平均正电荷密度ρ(0)的值为负数，并且，x＝a时该平均正电荷密度ρ(a)的值为正数，因此在p型柱型区域的底部付近的深度位置上，p型柱型区域掺杂物总量就比n型柱型区域掺杂物总量少(n过多)。因此，将MOSFET关断后从p型柱型区域产生的耗尽层就难以朝第二主面侧扩展。这样一来，本发明的MOSFET就成为了一种穿透模式下不易发生击穿并且耐压不易降低的MOSFET。
附图说明
图1是实施方式一涉及的电力转换电路1的电路图。
图2是实施方式一涉及的MOSFET 100的截面图。
图3是用于说明关系式(2)、(3)中的常数A，B以及λ的示意图。并且在图3中，省略了除超级结结构117(n型柱型区域114和p型柱型区域116)以外构成要素的图示。并且图3对应的是由图2的点划线围绕成的区域图。
图4是展示实施方式一涉及的MOSFET100中，将MOSFET关断后超级结结构耗尽时的，超级结结构规定深度位置上的平均正电荷密度ρ(x)的示意图。另外，在图4中，省略了除超级结结构114(n型柱型区域114以及p型柱型区域116)、以及缓冲层113以外的构成要素的图示(图5(b)也同样如此。)。在图4左侧的两个轴中，左侧的X轴所展示的是：以超级结结构的第1主面侧表面的深度位置(基极区域的最下面的深度位置)为基准(X＝0)时的，沿深度方向的轴，X坐标中X0的位置为将MOSFET关断后超级结结构耗尽层扩展至最大时的第一主面侧耗尽层的表面中最深的深度位置，X坐标中X1的位置为将MOSFET关断后超级结结构耗尽层扩展至最大时的第二主面侧耗尽层的表面中最浅的深度位置，X坐标中X2的位置为p型柱型区域116的最下部的深度位置(图5、图10以及图11也同样如此)。在图4左侧的两个轴中，右侧的x轴是以将MOSFET关断后超级结结构耗尽层扩展至最大时的第一主面侧的耗尽层的表面中最深的深度位置为基准(x＝0)时的，沿深度方向的轴，x坐标中－t的位置为基极区域118的最下端的深度位置，x坐标中b的位置为p型柱型区域116的最下端面的深度位置，x坐标中a的位置为将MOSFET关断后超级结结构耗尽层扩展至最大时的第二主面侧的耗尽层的表面中最浅的深度位置(图4～图9中也同样如此)。
图5展示的是比较例1涉及的MOSFET800的图。图5(a)展示的是比较例1涉及的MOSFET800的截面图，图5(b)展示的是在比较例1涉及的MOSFET800中，将MOSFET关断后超级结结构耗尽时的，超级结结构中规定深度位置上的平均正电荷密度ρ(x)的示意图。
图6是展示比较例1涉及的MOSFET800(基准MOSFET)中，将MOSFET关断后超级结结构耗尽时的，n型柱型区域中规定深度位置上的宽度Wn(x)、p型柱型区域中规定深度位置上的宽度Wp(x)、n型柱型区域中规定深度位置上的正电荷的平均密度Nd(x)、p型柱型区域中规定深度位置上的负电荷的平均密度Na(x)、超级结结构中规定深度位置上的平均正电荷密度ρ(x)(基准平均正电荷密度ρ0(x))以及电场E(x)(E0(x))相对于深度x变化的图表。图6(a)是展示n型柱形区域中规定深度位置上的宽度wn(x)以及p型柱形区域中规定深度位置上的宽度wp(x)相对于深度x变化的图表，图6(b)是展示n型柱形区域中规定深度位置上正电荷的平均密度Nd(x)以及p型柱形区域中规定深度位置上负电荷的平均密度Na(x)相对于深度x变化的图表，图6(c)是展示超级结结构中规定深度位置上的平均正电荷密度ρ(x)相对于深度x变化的图表，图6(d)是展示超级结结构中规定深度位置上的电场E(x)相对于深度x变化的图表(图7中也同样如此。)。并且，在图6中，是以将MOSFET关断后超级结结构耗尽层扩展至最大时的第一主面侧的耗尽层的表面中最深的深度位置为基准(x＝0)。(图7～图9中也同样如此。)
图7是展示实施方式一涉及的MOSFET100(基准MOSFET)中，将MOSFET关断后超级结结构117耗尽时的，n型柱形区域114中规定深度位置上的宽度wn(x)、p型柱形区域116中规定深度位置上的宽度wp(x)、n型柱形区域114中规定深度位置上正电荷的平均密度Nd(x)、p型柱形区域116中规定深度位置上负电荷的平均密度Na(x)、超级结结构117中规定深度位置上的平均正电荷密度ρ(x)(基准平均正电荷密度ρ0(x))以及电场E(x)(E0(x))相对于深度x变化的图表。
图8是展示比较例一涉及的n过多MOSFET中，在以将MOSFET关断后超级结结构耗尽时的，n型柱形区域规定深度位置上的宽度wn(x)、p型柱形区域规定深度位置上的宽度wp(x)、n型柱形区域规定深度位置上正电荷的平均密度Nd(x)、p型柱形区域规定深度位置上负电荷的平均密度Na(x)、超级结结构规定深度位置上的平均正电荷密度ρ(x)以及电场E(x)相对于深度x变化的图表。图8(a)是展示n型柱形区域中规定深度位置上的宽度wn(x)以及p型柱形区域中规定深度位置上的宽度wp(x)相对于深度x变化的图表，图8(b)是展示n型柱形区域中规定深度位置上正电荷的平均密度Nd(x)以及p型柱形区域中规定深度位置上负电荷的平均密度Na(x)相对于深度x变化的图表，图8(c)是展示超级结结构中规定深度位置上的平均正电荷密度ρ(x)相对于深度x变化的图表，图8(d)是展示超级结结构中规定深度位置上的电场E(x)相对于深度x变化的图表(在图9中也同样如此。)。应当指出的是，x坐标中-t’的位置为基极区域118的最下端面的深度位置，x坐标中b’的位置为p型柱形区域116的最下端面的深度位置，x坐标中a’的位置为将MOSFET关断后超级结结构中耗尽层扩展至最大时的第二主面侧的耗尽层的表面中最浅的深度位置(在图9中也同样如此)。另外满足关系式：t’+b’＝t+b(图9也同样如此)。
图9是展示实施方式一涉及的在n过多MOSFET中，在以将MOSFET关断后超级结结构117耗尽时的，n型柱形区域114中规定深度位置上的宽度wn(x)、p型柱形区域116中规定深度位置上的宽度wp(x)、n型柱形区域114中规定深度位置上正电荷的平均密度Nd(x)、p型柱形区域116中规定深度位置上负电荷的平均密度Na(x)、超级结结构117中规定深度位置上的平均正电荷密度ρ(x)以及电场E(x)相对于深度x变化的图表。
图10是展示在比较例一涉及的基准MOSFET以及n过多MOSFET中，基准平均正电荷密度ρ0(X)、平均正电荷密度ρ(X)、以及、E0(X)、E(X)各种电场的相对于深度x变化的图表。图10(a)是展示在比较例一涉及的基准MOSFET以及n过多MOSFET中，基准平均正电荷密度ρ0(X)以及平均正电荷密度ρ(X)的相对于深度x变化的图表，图10(b)是展示在比较例一涉及的基准MOSFET以及n过多MOSFET中，E0(X)、E(X)各种电场的相对于深度x变化的图表。
图11是展示实施方式一涉及的基准MOSFET以及n过多MOSFET中，基准平均正电荷密度ρ0(X)、平均正电荷密度ρ(X)、以及、E0(X)、E(X)各种电场的相对于深度x变化的图表。图11(a)是展示实施方式一涉及的基准MOSFET以及n过多MOSFET中，基准平均正电荷密度ρ0(X)以及平均正电荷密度ρ(X)的相对于深度x变化的图表，图11(b)是展示实施方式一涉及的基准MOSFET以及n过多MOSFET中，E0(X)、E(X)各种电场的相对于深度x变化的图表。
图12是展示实施方式一涉及的MOSFET100中，将MOSFET关断后超级结结构耗尽层扩展至最大时的第一主面侧的表面中最深的深度位置X0、该平均正电荷密度ρ(x)为0时的深度位置Xm以及将MOSFET关断后超级结结构耗尽层扩展至最大时的第二主面侧的表面中最浅的深度位置X1相对于n型柱型区域掺杂物总量与p型柱型区域掺杂物总量的差值(电荷平衡)的关系图表。
图13是展示实施方式一涉及的MOSFET100以及比较例一涉及的MOSFET800中，将MOSFET关断后的开关损耗Eоff以及MOSFET导通后的开关损失Eоn与电荷平衡间关系的图表。图13(a)是展示在比较例一涉及的MOSFET800中，将MOSFET关断后的开关损耗Eoff以及MOSFET导通后的开关损失Eоn与电荷平衡间关系的图表，图13(b)是展示实施方式一涉及的MOSFET100中，将MOSFET关断后的开关损耗Eoff以及MOSFET导通后的开关损失Eоn与电荷平衡间关系的图表。
图14是展示在使用了比较例一涉及的MOSFET800的电力转换电路中，将MOSFET关断，漏极·源极间电压Vds、漏极电流Id以及栅极·源极间电压Vgs的时间推移模拟结果的图表。应当指出的是，图14中，p过多是表示p型柱型区域的掺杂物总量比n型柱型区域的掺杂物总量高10％，n过多是表示n型柱型区域掺杂物总量比p型柱型区域掺杂物总量高10％，Just表示n型柱型区域掺杂物总量与p型柱型区域掺杂物总量相等(在图15中也同样如此。)。另外，电源电压是300V(在图15中也同样如此)。
图15是展示在实施方式一涉及的电力转换电路一中，将MOSFET关断后漏极·源极间电压Vds、漏极电流Id以及栅极·源极间电压Vgs的时间推移模拟结果的图表。
图16是展示在比较例1涉及的MOSFET800中，在关断期间中的某一瞬间的耗尽层的情况的示意图。另外，在图16中，省略了源极区域的图示(在图17中也同样如此)。
图17是展示在实施方式一涉及的MOSFET100中，将MOSFET关断后某一瞬间的耗尽层的情况的示意图。另外，图17与图16展示的是同一时间点下的耗尽层的情况。
图18是展示比较例二涉及的MOSFET700以及实施例中涉及的MOSFET100A的截面图。
图18(a)是比较例二涉及的MOSFET700的截面图，图18(b)是实施方式涉及的MOSFET100A的截面图。另外，图18仅为简图，其并不反能严谨地反映出用于图11中模拟结果的构造的尺寸以及形状。
图19是展示在比较例二涉及的MOSFET700以及实施例涉及的MOSFET100A中，将MOSFET关断后的等势线的模拟结果示意图。图19(a)是比较例二涉及的MOSFET700中，将MOSFET关断后的等势线的模拟结果示意图。图19(b)是实施例涉及的MOSFET100A中，将MOSFET关断后的等势线模拟结果示意图。应当指出的是，图19(a)对应的是18(a)中点划线所包围的区域，图19(b)对应的是18(b)中电点划线所包围的区域。另外，图19中的粗黑实线表示n型柱型区域与p型柱型区域之间的交界线，细黑实线为每相隔3V划出的等势线，白实线为载流子为通常时的5％的区域与除此以外的区域之间的交界线。
图20是实施方式二涉及的MOSFET102的说明图。图20(a)是实施方式二涉及的MOSFET102的截面图，图20(b)是将MOSFET关断后超级结结构117耗尽时的，n型柱形区域114中规定深度位置上的宽度wn(x)以及p型柱形区域116中规定深度位置上的宽度wp(x)相对于深度x变化的图表，图20(c)是n型柱形区域中规定深度位置上正电荷的平均密度Nd(x)以及p型柱形区域中规定深度位置上负电荷的平均密度Na(x)相对于深度x变化的图表。
图21是实施方式三涉及的MOSFET200的截面图。
图22是实施方式四涉及的电力转换电路2的电路图。
图23是变形例一涉及的MOSFET104的截面图。
图24是变形例二涉及的MOSFET106的截面图。
图25是以往的MOSFET900的截面图。其中，符号912表示低电阻半导体层，符号913表示缓冲层，符号915表示n型半导体层，符号930表示源电极，符号932表示漏电极。
具体实施方式
以下，将依据附图中所示的实施方式，对本发明的MOSFET以及电力转换电路进行说明。另外，各附图仅为简图，并不一定严谨地反映实际尺寸。
【实施方式一】
1.实施方式一涉及的电力转换电路1的构成以及运作
实施方式一涉及的电力转换电路1为作为DC-DC变频器或逆变器等构成要素的斩波电路。实施方式一涉及的电力转换电路1，如图1所示，包括：电抗器10；电源20；实施方式一涉及的MOSFET100以及整流元件30。
反应器10为能够将能量积蓄在由通过流通的电流形成的磁场中的被动元件。
电源20是对电抗器10提供电流的直流电源。MOSFET100对由电源20提供给电抗器10的电流进行控制。具体来说，MOSFET100在响应由驱动电路(未图示)施加至MOSFET100的栅电极的时钟信号后进行开关转换，一旦其处于导通状态，则会使电抗器10与电源20的负极之间导通。MOSFET100的具体构成将后述。
整流元件30是对从电源20提供给电抗器10的电流进行整流运作的硅快速恢复二极管。具体来说，整流元件30是一个被进行寿命控制(Lifetime control)的pin二极管。
电源20的阳极(+)与电抗器10的一端12以及整流元件30的阴电极电气连接，电源20的负极(-)与MOSFET100的源电极电气连接。同时，MOSFET100的漏电极与电抗器10的另一端14以及整流元件30的阳电极电气连接。
在这样的电力转换电路1中，当MOSFET100处于导通状态时，就会形成从电源20的正极(+)经由电抗器10以及MOSFET100直至负极(-)的电流路径，并且电流会流通该电流路径。此时，电抗器10处会积蓄电源20的电能。
并且，在将MOSFET100关断后，流通在从电源20的正极(+)经由电抗器10以及MOSFET100直至负极(-)的电流路径上的电流会减少，并且最终会变为0。另一方面，电抗器10由于自感应作用，从而在阻碍电流变化的方向上产生电动势(积蓄于电抗器10的电能被释放出)。因电抗器10的电动势产生的电流向着整流元件30流通，并在整流元件30处流通正方向电流。
另外，MOSFET100处流通的电流量与整流元件30处流通的电流量之和，与电抗器10处流通的电流量相等。并且由于MOSFET100的开关转换期间很短(保守计算最长也只有100nsec)，因此在其期间内电抗器10处流通的电流几乎不会发生变化。所以，MOSFET100处流通的电流量与整流元件30处流通的电流量之和，在导通状态、关断期间、以及关闭状态中的任何一个情况下都几乎不会发生变化。
然而，在这样的电力转换电路1中，作为MOSFET，在使用n型柱形区域914的侧壁形状为第一主面侧狭窄的锥形形状，并且，p型柱形区域916的侧壁形状为底部狭窄的锥形形状(例如，以往的MOSFET900)的MOSFET的情况下，一旦栅极周围的电荷平衡存在变动，就会出现关断后开关特性的变动变大的问题(参照后述图14)。
特别是，作为电力转换电路，在使用如电流临界型PFC、电流不连续型PFC一样的，关断时的开关损失的影响大的电路的情况下，作为MOSFET，在使用n型柱型区域的侧壁为第1主面侧狭锥形形状、并且、p型柱型区域的侧壁为底部狭锥形形状(例如，以往的MOSFET900)的MOSFET的情况下，如后述图13(a)的Eoff所示，一旦关断后电荷平衡存在变动，就会出现关断后开关特性的变动变大和电力转换电路产生故障的问题。
因此，在本发明中，作为MOSFET使用的是下述实施方式一涉及的MOSFET100。
2.实施方式一涉及的MOSFET100的构成
实施方式一涉及的MOSFET100如图2所示，是一个包括：半导体基体110；沟槽122；栅电极126；层间绝缘膜128；源电极130以及漏电极132的沟槽栅极型MOSFET。MOSFET100的漏极·源极间电压为300V以上，例如为600V。
半导体基体110具有：n型低电阻半导体层112、形成在低电阻半导体层112上的比低电阻半导体层112掺杂物浓度更低的n型缓冲层113、由在缓冲层113上沿水平方向交互地排列的n型柱形区域114以及p型柱形区域116所构成的超级结结构117、形成在n型柱形区域114以及p型柱形区域116的表面上的p型基极区域118、以及形成在基极区域118的表面的n型源极区域120。缓冲层113以及n型柱形区域114被形成为一体，缓冲层113与n型柱形区域114构成n型半导体层115。
n型柱型区域114以及p型柱型区域116的构造是，在以将MOSFET关断后超级结结构耗尽层扩展至最大时的第一主面侧耗尽层的表面中最深深度位置为基准(x＝0)，并且以超级结结构规定深度位置的深度为x轴，n型柱型区域规定深度位置上的宽度Wn(x)或p型柱型区域规定深度位置上的宽度Wp(x)为纵轴时，该宽度Wn(x)展现为上凸右上扬的曲线，该宽度Wp(x)展现为右下垂的曲线(参照图7(a))。即n型柱型区域114从截面上看呈类似倒置玻璃杯(Glass)的形状，p型柱形区域116从截面上看呈类似喇叭(Trumpet)的形状。
具体而言，在以超级结结构中规定深度位置的深度为x轴，以n型柱型区域114中规定深度位置的宽度Wn(x)或p型柱型区域116中规定深度位置的宽度Wp(x)为纵轴时，
p型柱型区域的宽度Wp(x)用公式(2)表示
Figure BDA0002209194250000091
(符号A，B，λ是常数)
n型柱型区域的宽度Wn(x)可以用公式(3)表示。
Figure BDA0002209194250000092
(符号A，B，λ是常数)
在这里，对于上述公式(2)以及公式(3)所涉及的常数W、A、B以及λ这些常数的意义进行说明(参照图3。)。
W表示满足Wn(x)+Wp(x)＝2W的正常数，换而言之，W表示n型柱型区域114与p型柱型区域116的平均峰宽(平均柱型宽度)。并且，常数B表示当深度x为无限大时，p型柱型区域116的宽度与平均柱宽的差值。因此，p型柱型区域116的宽度在深度x为无限大时，比平均柱宽W窄，这个宽度仅为B。应当指出的是，对n型柱型区域114与p型柱型区域116的边界线有以下描述：与平均柱宽W的边界线的偏离情况，一侧的偏离宽度为B/2。因此，两侧的偏离宽度相加，合计合计偏离宽度为B。这时，n型柱型区域114比平均柱宽度W宽，这个宽度仅为B。并且，从上述自然导出，预想深度x为无限大时，p型柱型区域116与n型柱型区域114相差2B。
并且，常数A是指数函数ex的系数，在x＝0时p型柱型区域116的宽度比深度无限大时p型柱型区域116的宽度更宽，A所表示的是这个宽度。
此外，常数λ是表示指数函数的衰减速度的。在实施方式一中，常数λ是表示：p型柱型区域116的宽度与在深度无限大处p型柱型区域116的宽度W－B在数值接近时的深度的数值。同样，常数λ也表示：n型柱型区域114的宽度与在深度无限大处n型柱型区域114的宽度W+B在数值接近时的深度的数值。如图3所示，在n型柱型区域114与p型柱型区与116的边界线中，从任意深度f处拉出切线，这条切线和渐近线有交点，交点的深度一定为f+λ。并且，将深度a处的上述边界和渐近线的偏离宽度、深度f+λ处的上述边界和渐近线的偏离宽度进行比較，后者的偏离宽度为前者偏离宽度的1/e(约1/2.71)。
n型柱型区域114的掺杂物浓度以及p型柱型区域116的掺杂物浓度均不受深度影响而保持固定。
n型柱型区域114、p型柱型区域116、源极区域120、沟槽122以及栅电极126从平面上看均被形成为呈条纹状。
低电阻半导体层112的厚度例如在100μm～400μm范围内，低电阻半导体层112的掺杂物浓度例如在1×1019cm-3～1×1020cm-3范围内。n型半导体层115的厚度例如在5μm～120μm范围内，n型半导体层115的掺杂物浓度例如在5×1013cm-3～1×1016cm-3范围内。p型柱形区域116的掺杂物浓度例如在5×1013cm-3～1×1016cm-3范围内。以半导体基体110的第1主面的表面为基准，基极区域118的最深部的深度位置例如在0.5μm～4.0μm范围内，基极区域118的掺杂物浓度例如在5×1016cm-3～1×1018cm-3范围内。以半导体基体110的第1主面的表面为基准，源极区域120的最深部的深度位置例如在0.1μm～0.4μm范围内，源极区域120的掺杂物浓度例如在5×1019cm-3～2×1020cm-3范围内。
沟槽122被形成为：在从平面上看n型柱形区域114所在的区域内，从半导体基体110的第一主面的表面直至比基极区域118的最深部更深的深度位置上，并且使源极区域120的一部分露出于内周面。沟槽122的深度例如为5μm。
栅电极126是经由被形成在沟槽122的内周面上的栅极绝缘膜124后被埋设入沟槽122的内部后形成的。栅极绝缘膜124由通过热氧化法形成的厚度例如为100nm的二氧化硅膜所构成。栅电极126由通过CVD法以及离子注入法形成的低电阻多晶硅所构成。
层间绝缘膜128被形成为覆盖源极区域120的一部分、栅极绝缘膜124以及栅电极126。层间绝缘膜128由通过CVD法形成的厚度例如为1000nm的PSG膜所构成。
源电极130被形成为覆盖基极区域118、源极区域120的一部分、以及层间绝缘膜128，并且与源极区域120电气连接。漏电极132被形成在低电阻半导体层112的表面上。源电极130由通过溅射法形成的厚度例如为4μm的铝系金属(例如Al-Cu系合金)所构成。漏电极132通过Ti-Ni-Au等多层金属膜形成。多层金属膜整体的厚度例如为0.5μm。
3.关于超级结结构规定深度位置上的平均正电荷密度ρ(x)
为了评价MOSFET关断后的n型柱形区域114中正电荷的电荷量以及p型柱形区域116中负电荷的电荷量，采用的是将MOSFET关断后超级结结构耗尽时的，超级结结构中规定深度位置上的平均正电荷密度p(x)(以下简称为平均正电荷密度p(x))。
以将MOSFET关断后超级结结构中耗尽层扩展至最大时的第一主面侧的耗尽层的表面中最深的深度位置为基准，并且以超级结结构117中规定深度位置上的深度(以下简称为深度x)为x时，平均正电荷密度ρ(x)可以用以下公式(1)来表示。
【公式(1)】
Figure BDA0002209194250000111
(在公式(1)中，wn(x)表示n型柱形区域114中规定深度位置上的宽度，Nd(x)表示将MOSFET关断后超级结结构117耗尽时的，n型柱形区域114中规定深度位置上正电荷的平均密度，wp(x)表示p型柱形区域规定深度位置上的宽度，Na(x)表示将MOSFET关断后超级结结构117耗尽时的，p型柱形区域116中规定深度位置上负电荷的平均密度，q表示基本电量，w表示满足wn(x)+wp(x)＝2w的正常数。参照图4。)
在此，一旦n型柱形区域114的掺杂物浓度与p型柱形区域116的掺杂物浓度均不受深度的影响而保持固定，则Na(x)＝Nd(x)＝N0，并且可以用以下公式(6)来表示。
【公式(6)】
Figure BDA0002209194250000112
另外，将MOSFET关断后超级结结构117耗尽后的，超级结结构117中规定深度位置上的电场E(x)(以下简称为电场E(x))则代表将MOSFET关断后超级结结构117耗尽后的，由n型柱形区域114中规定深度位置上的正电荷(施主)以及p型柱形区域116中规定深度位置上的负电荷(受主)产生的电场，可以用以下公式(7)来表示。
【公式(7)】
Figure BDA0002209194250000113
(公式(3)中ε表示半导体基体的材料(例如硅)的介电常数。)
接下来，为了说明实施方式一涉及的MOSFET100的平均正电荷密度ρ(x)，首先对比较例一涉及的MOSFET800进行说明。
比较例一涉及的MOSFET800(参照图5)基本上与实施方式一涉及的MOSFET100具有同样的构成，但是其与以往的MOSFET900一样，在n型柱形区域814的侧壁呈第一主面侧狭窄的锥形，并且p型柱形区域816的侧壁呈底部狭窄的锥形这一点上不同于实施方式一涉及的MOSFET100。
在比较例一涉及的MOSFET800中，在以深度x为横轴，以n型柱形区域814中规定深度位置上的宽度wn(x)或p型柱形区域816中规定深度位置上的宽度wp(x)为纵轴时，该宽度wp(x)展现为向右下垂的直线，该宽度wn(x)展现为向右上扬的直线(参照图6(a))。
另外，在比较例一涉及的MOSFET800中，与实施方式一涉及的MOSFET100一样，n型柱形区域814的掺杂物浓度与p型柱形区域816的掺杂物浓度均不受深度的影响而保持固定(参照图6(b))。
由于上述这些原因，在比较例一涉及的MOSFET800中，平均正电荷密度ρ(x)展现为向右上扬的直线(参照图6(c))。
如果对表示平均正电荷密度ρ(x)的直线进行详细观察，并且以将MOSFET关断后超级结结构中耗尽层扩展至最大时的第一主面侧的耗尽层的表面中最深的深度位置为基准，以沿深度方向的轴为x轴，将基极区域的最下端面的深度位置的x坐标定为-t，将p型柱形区域的最下部的深度位置的x坐标定为b，将平均正电荷密度ρ(x)为0的深度位置的x坐标定为d，将MOSFET关断后超级结结构中耗尽层扩展至最大时的第二主面侧的耗尽层的表面中最浅的深度位置的x坐标定为a时，则以下(1)～(3)成立。
(1)满足d＝a/2。即，该平均正电荷密度ρ(x)为0时中规定深度位置的深度d为：将MOSFET关断后超级结结构中耗尽层扩展至最大时的第二主面侧的耗尽层的表面中最浅的深度位置的深度a的一半。(即，在x＝a/2时的深度位置上电荷处于平衡状态)。
(2)x＝0时的该平均正电荷密度ρ(0)的值为负数，并且，x＝a时的该平均正电荷密度ρ(a)的值为正数。
(3)由表示平均正电荷密度p(x)的直线、x＝0的直线以及横轴(x轴)包围的区域的面积S1，与由表示平均正电荷密度ρ(x)的直线、x＝a的直线以及横轴(x轴)包围的区域的面积S2相等。
另外，在比较例一涉及的MOSFET800中，电场E(x)是一个以x＝a/2为顶点的下凸的二次函数(参照图6(d))。电场E(x)为负数则表示电场矢量朝向x接近于0时的方向。
与此相对的，在实施方式一涉及的MOSFET100中，在以将MOSFET关断后超级结结构耗尽层扩展至最大时的第1主面侧耗尽层的表面中最深深度位置为基准时的深度x为横轴，以n型柱形区域中规定深度位置上的宽度wn(x)或p型柱形区域中规定深度位置上的宽度wp(x)为纵轴时，该宽度wn(x)展现为上凸的单调的向右上扬的曲线，该宽度wp(x)展现为下凸的单调的向右下垂的曲线(参照图7(a))。
另外，在实施方式一涉及的MOSFET100中，正电荷的平均密度Nd(x)与负电荷的平均密度Na(x)均不受深度的影响而保持固定(参照图7(b))。由于上述这些原因，在实施方式一涉及的MOSFET100中，平均正电荷密度ρ(x)展现为上凸的单调的向右上扬的曲线(参照图7(c))。
如果对表示平均正电荷密度p(x)的曲线进行详细观察，并且以将MOSFET关断后超级结结构中耗尽层扩展至最大时的第一主面侧的耗尽层的表面中最深的深度位置为基准，以沿深度方向的轴为x轴，将基极区域的最下端面的深度位置的x坐标定为-t，将p型柱形区域的最下部的深度位置的x坐标定为b，将平均正电荷密度ρ(x)为0的深度位置的x坐标定为d，将MOSFET关断后超级结结构中耗尽层扩展至最大时的第二主面侧的耗尽层的表面中最浅的深度位置的x坐标定为a时，则以下(1)～(4)成立。
(1)满足0＜d＜a/2。即，该平均正电荷密度ρ(x)为0时的规定深度位置的深度d比：将MOSFET关断后超级结结构中耗尽层扩展至最大时的第二主面侧的耗尽层的表面中最浅的深度位置的深度a的一半更浅(电荷处于平衡状态的深度位置比比较例一涉及的MOSFET800中电荷处于平衡状态的深度位置更浅)。
(2)x＝0时的该平均正电荷密度ρ(0)的值为负数，并且，x＝a时的该平均正电荷密度ρ(a)的值为正数。
(3)由表示平均正电荷密度ρ(x)的曲线、x＝0的直线以及横轴(x轴)包围的区域的面积S3，与由表示平均正电荷密度ρ(x)的曲线、x＝a的直线以及横轴(x轴)包围的区域的面积S4相等。
(4)满足0＜t+d＜(t+b)/2。
另外，电场E(x)是一个以x＝d为顶点的下凸的函数(参照图7(d))。此时，当x＜d时，则该电场E(x)会急剧减少，而当x＞d时，则该电场E(x)会缓慢增加。
4.关于电荷平衡变化与开关特性的关系
(1)关于电荷平衡的变化与平均正电荷密度ρ(x)的波动
实施方式一涉及的MOSFET中，为了说明电荷平衡的变化与开关特性的关系，首先，就实施方式一涉及的MOSFET的电荷平衡发生变化场合下的平均正电荷密度ρ(x)的波动进行说明。因此，超级结结构(p型柱型区域以及n型柱型区域)的形状是相同的，与n过多电荷平衡发生变化的MOSFET(n过多MOSFET)相比较，电荷平衡不发生变化的基准MOSFET与超级结结构(p型柱型区域以及n型柱型区域)的形状是相同的。
(1－1)关于比较例一中的基准MOSFET
比较例一中的基准MOSFET，其超级结结构(p型柱型区域以及n型柱型区域)的形状与比较例涉及的MOSFET800相同，并且，n型柱型区域掺杂物总量与p型柱型区域掺杂物总量相同，是处于电荷平衡状态的MOSFET(参照图6。)
具体而言，比较例一涉及的MOSFET，其超级结结构(p型柱型区域以及n型柱型区域)的形状与比较例一涉及的MOSFET800相同，并且，p型柱型区域的p型掺杂物浓度梯度以及n型柱型区域的n型浓度梯度与比较例1涉及的MOSFET800相同，并且，为使n型柱型区域的掺杂物总量与p型柱型区域的掺杂物总量相同，已经将p型柱型区域的掺杂物浓度进行调整(为使n型柱型区域的掺杂物总量与p型柱型区域的掺杂物总量相等也包含掺杂物浓度不调整的情况)而构成的MOSFET。应该指出的是，基准MOSFET的平均正电荷密度用ρ0(x)表示。
(1－2)关于比较例一中的n过多MOSFET
比较例一中的n过多MOSFET，其超级结结构(p型柱型区域以及n型柱型区域)的形状与比较例一涉及的MOSFET800相同，并且，是使n型柱型区域114的掺杂物总量比p型柱型区域的掺杂物总量大而构成的MOSFET(参照图8。)。
比较例1中n过多MOSFET的n型柱型区域114的规定深度位置上的宽度Wn(x)、p型柱型区域116的规定深度位置上的宽度Wp(x)以及p型柱型区域116的规定深度位置上的负电荷的平均密度Na(x)与比较例1涉及的基准MOSFET的n型柱型区域114的规定深度位置上的宽度Wn(x)、p型柱型区域116的规定深度位置上宽度Wp(x)以及p型柱型区域116的规定深度位置上的负电荷的平均密度Na(x)是相同的(参照图8(a)以及图8(b)。)。
另一方面，比较例一中n过多MOSFET的n型柱型区域114的规定深度位置上正电荷的平均密度Nd(x)与比较例一中基准MOSFET的n型柱型区域114的规定深度位置上的正电荷的平均密度Nd(x)相比前者更大。
在比较例一中的n过多MOSFET中，由于n型柱型区域的掺杂物总量比p型柱型区域的掺杂物总量大，因此，比较例一中的基准MOSFET的耗尽层呈现不同的伸展方式。也就是：在n型柱型区域114中，耗尽层的伸展变难，在p型柱型区域116中，耗尽层的伸展变得容易。因此，满足关系式：|－t’|＜|－t|。
比较例一中的n过多MOSFET的平均正电荷密度ρ(x)以及电场E(x)与比较例一涉及的基准MOSFET的平均正电荷密度ρ(x)以及电场E(x)呈现非常相似图表(参照图8(c)以及图8(d))。
应该指出的是，由表示该n过多平均正电荷密度ρ(x)的直线、x＝0的直线以及x轴所包围的区域的面积S1’与由表示该n过多平均正电荷密度ρ(x)的直线、x＝a的直线以及x轴所包围的区域的面积S2’相等。
(1－3)关于实施方式一中的基准MOSFET
实施方式一中的基准MOSFET中的超级结结构(p型柱型区域以及n型柱型区域)的形状与实施方式一涉及的MOSFET100相同，并且，n型柱型区域的掺杂物总量与p型柱型区域的掺杂物总量相等，属于电荷平衡MOSFET(参照图7。)。
具体而言，实施方式一中的基准MOSFET，其超级结结构(p型柱型区域及n型柱型区域)的形状与实施方式一涉及的MOSFET100相同，并且，p型柱型区域的p型掺杂物浓度梯度以及n型柱型区域的n型掺杂物浓度梯度与实施方式一涉及的MOSFET100相同，并且，是为了使n型柱型区域的掺杂物总量与p型柱型区域的掺杂物总量相等而将p型柱型区域的掺杂物浓度进调整后(也包括为了使n型柱型区域的掺杂物总量与p型柱型区域掺杂物总量相等，掺杂物浓度不作调整的情况)构成的MOSFET(参照图7(b)。)。在实施方式一中，实施方式一中的基准MOSFET与实施方式一涉及的MOSFET相同。应该指出的是，这时的平均正电荷密度用基准平均正电荷密度ρ0(x)表示。
(1－4)关于实施方式一中的n过多MOSFET
实施方式一中的n过多MOSFET，其超级结结构(p型柱型区域以及n型柱型区域)的形状与实施方式一涉及的MOSFET100相同，并且，是为了使n型柱型区域114的掺杂物总量比p型柱型区域的掺杂物总量大而构成的MOSFET。
在实施方式一中的n过多MOSFET中，由于n型柱型区域的掺杂物总量比p型柱型区域的掺杂物总量大，与实施方式一涉及的基准MOSFET相比，耗尽层的伸展方式不同。即，在n型柱型区域114中，耗尽层不易伸展，在p型柱型区域116中，耗尽层容易伸展。因此满足|－t’|＜|－t|。
实施方式一中的n过多MOSFET的n型柱型区域114的规定深度位置上的宽度Wn(x)、p型柱型区域116的规定深度位置上的宽度Wp(x)以及p型柱型区域116的规定深度位置上的负电荷的平均密度Na(x)与实施方式一涉及的基准MOSFET的n型柱型区域114的规定深度位置上的宽度Wn(x)、p型柱型区域116的规定深度位置上的宽度Wp(x)以及p型柱型区域116的规定深度位置上的宽度负电荷的平均密度Na(x)是相同的(参照图9(a)以及图9(b)。)。另一方面，实施方式一中的n过多MOSFET的n型柱型区域114的规定深度位置上的正电荷的平均密度Nd(x)比实施方式一涉及的基准MOSFET的n型柱型区域114的规定深度位置上的正电荷的平均密度Nd(x)大。
实施方式一中的n过多MOSFET的平均正电荷密度ρ(x)以及电场E(x)的曲线与比较例一涉及的基准MOSFET的平均正电荷密度ρ(x)以及电场E(x)的曲线很相似(参照图9(c)以及(d)。)。
应该指出的是，由表示该n过多平均正电荷密度ρ(x)的曲线、x＝0的直线以及x轴所包围区域的面积S3’与由表示该n过多平均正电荷密度ρ(x)的曲线、x＝a的直线以及x轴所包围区域的面积S4’相等。
另外，由表示该n过多平均正电荷密度ρ(x)的曲线、x＝a’的直线以及x轴所包围的区域的面积S4’(参照图9。)与由表示基准平均正电荷密度ρ0(x)的曲线、x＝a的直线以及x轴所包围的区域的面积S4(参照图7。)相等。
(1－5)关于电荷平衡的变化与平均正电荷密度ρ(x)的波动的关系。
接下来，就电荷平衡的变化与平均正电荷密度ρ(x)的波动的关系进行说明。以超级结结构的第一主面侧的表面为基准，不论是在比较例一还是实施方式一，n过多MOSFET中的平均正电荷密度ρ(X)的图表的位置都在基准平均正电荷密度ρ0(X)图表的左侧(参照图10以及图11。)。因此，在电荷平衡发生变化n过多的情况下，n过多MOSFET中的电场E(X)的最高点(E(Xm’))要比基准MOSFET中的电场E(X)的最高点(E(X m))更接近源电极侧。
在比较例一中的n过多MOSFET以及比较例一中的基准MOSFET中，以超级结结构的上面(基极区域的最下面)为基准，将n过多MOSFET中的平均正电荷密度ρ(X)的直线与基准平均正电荷密度ρ0(X)的直线进行比较，ΔX0(＝|X0－X0’|)与ΔXm(＝|Xm－Xm’|)没有大的变化(参照图10(a)。)，虽然从图表上很难看出什么，但满足关系式：ΔX0(＝|X0－X0’|)＞ΔXm(＝|Xm－Xm’|)。并且，从图表中可知，ΔX1(＝|X1－X1’|)比ΔXm小。因此满足关系式：ΔX0＞ΔXm＞ΔX1。
另外，在电场E(X)中，由于ΔX0与ΔXm没有大的变化，比较例一中n过多MOSFET的曲线与比较例一涉及的基准MOSFET的曲线和形状几乎不变，近似于向源电极侧平行移动的图线(参照图10(b)。)。
与此形成对比的是，在实施方式一中的n过多MOSFET以及实施方式一中的基准MOSFET中，以超级结结构的上面(基极区域的最下面)为基准，将n过多MOSFET中的平均正电荷密度ρ(X)的曲线与基准平均正电荷密度ρ0(X)的曲线相比较，满足以下关系式：ΔX0(＝|X0－X0’|)＜ΔXm(＝|Xm－Xm’|)。并且，从图表中也可以看出，ΔX1(＝|X1－X1’|)比ΔXm大(参照图11(a)。)。因此，满足关系式：ΔX0＜ΔXm＜ΔX1。并且，在电场E(X)中，由于ΔX0＜ΔXm，在X0＜X＜Xm的范围内，其斜度迅速变大(参照图11(b)。)。
因此，实施方式一涉及的MOSFET100，由于满足以下关系：ΔX0(＝|X0－X0’|)＜ΔXm(＝|Xm－Xm’|)，即使在n过多电荷平衡发生变化的情况下，第一主面侧(栅电极侧)的平均正电荷密度ρ(X)的波动也很少，高场强区域的电场E(X)不易接近栅电极。因此，由于栅电极周围的n型柱型区域的电场E(X)难于升高，栅极周围的n型柱型区域的电位的变化容易变小，其结果，关断后的开关特性不易发生变动。
并且，在实施方式一中的n过多MOSFET以及实施方式一中的基准MOSFET中，以超级结结构的第一主面侧的表面为基准，在以将MOSFET关断后超级结结构耗尽层扩展至最大时的第二主面侧的耗尽层的表面中最浅深度位置的深度X1处的该平均正电荷密度为ρ(X1)时，在以将基准MOSFET关断后超级结结构耗尽层扩展至最大时的第二主面侧的耗尽层的表面中最浅深度位置X1’处的该基准平均正电荷密度为ρ0(X1)时，满足关系式：ρ0(X1)＜ρ(X1’)。
并且，以超级结结构的第一主面侧的表面为基准，在以将n过多MOSFET关断后超级结结构耗尽层扩展至最大时的第一主面侧耗尽层的表面中最深深度位置X0处该平均正电荷密度为ρ(X0’)时，在以将基准MOSFET关断后所述超级结结构耗尽层扩展至最大时的第一主面侧的耗尽层中最深深度位置X0处该基准平均正电荷密度为ρ0(X0)时，满足关系式：ρ0(X0)＞ρ(X0’)。
(1－6)关于超级结结构的构成与平均正电荷密度ρ(x)的波动的关系
在这里，对于实施方式一涉及的MOSFET100也满足如上所述关系ΔX0(＝X0－X0’)＜ΔXm(＝Xm－Xm’)进行确认。p型柱型区域的规定深度位置上的宽度Wp(x)由以下公式(2)表示，n型柱型区域的规定深度位置上的宽度Wn(x)由以下公式(3)表示。
【公式(2)】
Figure BDA0002209194250000151
Figure BDA0002209194250000152
如果将其变形，p型柱型区域的规定深度位置上的宽度Wp(x)以及n型柱型区域的规定深度位置上的宽度Wn(x)由以下公式(8)及(9)表示。
[公式(8)]
Figure BDA0002209194250000153
[公式(9)]
Figure BDA0002209194250000161
将公式(8)和公式(9)等代入公式(6)，x－λln(A/B)就变换成x(这里相当于x坐标平移)，换算出以下的公式(10)
Figure BDA0002209194250000162
另一方面，p型柱型区域116的掺杂物浓度变换成以下的公式(公式(11))。
[公式(11)]
Figure BDA0002209194250000163
(但是，|δ|＜＜1)这里，δ表示波动范围(例如，p型柱型区域116の掺杂物浓度增加5％，于是δ＝0.05，p型柱型区域116的掺杂物浓度减少5％的情况下，于是δ＝－0.05)。将公式(11)代入公式(1)就得到公式(12)。
【公式(12)】
Figure BDA0002209194250000164
这里，将公式(8)以及公式(9)代入公式(12)，由于|δ|＜＜1，就有exp(δ)≒1+δ这个近似式。于是，x－λln(A/B)也就置换成x，整理成以下的公式(13)。
[公式(13)]
Figure BDA0002209194250000165
这里，从图11(a)以及图11(b)也可以看出，在最大电场強度位点Xm处，由于ρ(x)＝0，最大电场強度位点处是在x＝λδW/(2+δ)B时。比较公式(10)与公式(13)，电荷平衡发生变化时的最大电场強度位点向源电极侧只移动λδW/(2+δ)B(也就是，ΔXm＝λδW/(2+δ)B)。在这里，将δ＝－0.05、W＝5μm、λ＝10μm、N0＝3×1015cm－3、B＝0.868μm代入，最大电场強度位点移动量ΔXm＝1.48μm。应该指出的是，B的值是从ρ(X)算出E(X)，最大电场強度为E(Xm)＝－2.5×105(V/cm)，则有E(X0)＝0、E(X1)＝0，从而计算得到的。
另外，MOSFET关断后超级结结构耗尽层扩展至第一主面侧的耗尽层的表面中最深深度位置处，这是ρ(X)变为最小的点。如果将公式(10)与公式(13)进行比较，在该位置处，由于电荷平衡的变化，只向源电极侧平移(1+δ/2)B－δW/2(也就是，ΔX0＝(1+δ/2)B－δW/2)。在这里，如将上述δ＝－0.05、W＝5μm等数值代入，MOSFET关断后超级结结构耗尽层扩展至最大时的第一主面侧的耗尽层的表面中最深深度位置的移动量为ΔX0＝0.971μm。
因此，ΔX0＜ΔXm。
也就是，在实施方式一涉及的MOSFET100中，Wn(x)以及Wp(x)如上述公式(2)以及公式(3)一样是指数函数，并且，从|δ|＜＜1可得出，平均正电荷度ρ(x)可以变成为以下的公式(14)。因此，即便是发生电荷平衡的变化，函数形式不变，并且，电荷平衡的变化可作为平行移动的数值被吸收。也就是，实施方式一涉及的MOSFET100，对于电荷平衡的变化，可自动的确保其高度的稳定性。
【公式(14)】
Figure BDA0002209194250000171
应当指出的是，在实施方式一中，虽然可以预想电荷平衡偏向n过多(n型柱型区域的掺杂物总量比p型柱型区域的掺杂物总量变大)的情况下，电荷平衡偏向p过多有波动产生的情况下，平均正电荷密度ρ(x)与基准平均正电荷密度ρ0(x)位置相比，也变得向右平移，但即使在这些情况下，高区域电场E(x)也不接近栅电极。
因此，由于栅电极周周围的n型柱型区域的电场E(x)不易升高，栅电极周围的n型柱型区域的电场变化就容易变小。其结果，关断后的开关特性不易发生变化。顺便指出，这种情况下也满足关系式：|X0－X0’|＜|Xm－Xm’|。
(2)关于电荷平衡的变化与X0、Xm以及X1的偏移
接下来，以超级结结构的上述第一主面侧的表面为基准，在以将MOSFET关断后超级结结构耗尽层扩展至最大时的第一主面侧的耗尽层表面中最深的深度位置为X0，该平均正电荷密度ρ(x)为0时的深度位置为Xm以及在以将MOSFET关断后超级结结构耗尽层扩展至最大时的第二主面侧的耗尽层的表面中最浅的深度位置的深度为X1，现在就电荷平衡与其关系进行说明。
以n型柱型区域的掺杂物总量与p型柱型区域的掺杂物总量之差为横轴，以超级结结构的第一主面侧的表面为基准，在以深度X为纵轴时，则表示该深度X0以及Xm的曲线呈单调的直线性增加(参照图12。)。在n型柱型区域114的掺杂物总量与p型柱型区域116的掺杂物总量的差值为正数(+)的情况下，则表示该深度X1的曲线呈单调的直线性增加，在n型柱型区域114的掺杂物总量与p型柱型区域116的掺杂物总量的差值为负数(－)的情况下，n型柱型区域114的掺杂物总量与p型柱型区域116的掺杂物总量的差值如果变大，则表示该深度X1的曲线就会汇聚在规定的数值上。应当指出的是，所规定数值与p型柱型区域116的底部的深度的值几乎相等。
另外，在n过多时，沿着X0、Xm以及X1的顺序，与电荷平衡时的数值相对比，相差的数值变大，于是就有：ΔX0＜ΔXm＜ΔX1。
(3)关于电荷平衡的变化与关断时开关损失的关系
如图13(a)所示，在比较例一涉及的MOSFET800中，MOSFET关断后开关损失Eоf f，在Just的情况下以及p过多时其数值约在10μJ～15μJ范围内，与其相对应的是：n如果过多开关损失Eоff就有所增加，n过多5％的情况下增加20μJ、n过多10％的情况下增加30μJ。因此，在电荷平衡发生变化偏向n过多的情况下，由于MOSFET关断后开关损失的变化变大，电力转换电路(特别是，如电流临界型PFC与电流不连续型PFC等，关断时的开关损失的影响比较大的电路)的运行恐怕就会发生故障。
与此形成对比的，如图13(b)所示，在实施方式一涉及的MOSFET100中，MOSFET关断后的开关损失Eоff，在just、n过多以及p过多，即所有的情况下，其数值都在10μJ～20μJ的范围内。因此，即使电荷平衡发生变化的情况下，由于MOSFET关断后的开关损失的变化不大，就可以防止电力转换电路的运行发生故障。也就是，实施方式一涉及的MOSFET100属于即使电荷平衡发生变化，也能够减小关断时的开关损失的MOSFET。
应当指出的是，MOSFET关断后的开关损失，不论在比较例一涉及的MOSFET800还是实施方式一涉及的MOSFET100的任何情况下，在just、n过多以及p过多，即所有的情况下，几乎都没有变化。
虽然通过降低栅极电阻就可以减少MOSFET关断后的开关损失，但由于电力转换电路的开关损失高度依赖于电力转换电路的整流元件(续流二极管等)的特性(恢复特性)，MOSFET接通时的开关损失的影响很小，所以电力转换电路几乎没有开关损失。
5.关于关断MOSFET后的MOSFET100的运作及波形
在实施方式一涉及的电力转换装置1中，在使用比较例一涉及的MOSFET800来代替MOSFET100的情况下，比较例一涉及的MOSFET800的运作如下。
(1)漏极电流Id
在n型柱形区域的掺杂物总量与p型柱形区域的掺杂物总量相等的情况下(以下简称为在just的情况下)，从漏极电流Id开始减少直至漏极电流Id最初变为0的期间内，运作为短暂地出现漏极电流Id暂时上升的期间(运作为漏极电流Id的波形中短暂地出现科布(Cobb)波形，参照图14中的Id(Just))。从漏极电流Id开始减少直至漏极电流Id最初变为0的期间约为0.02usec(20nsec)。
在电荷平衡存在变动使n型柱形区域的掺杂物总量比p型柱形区域的掺杂物总量更大的情况下(以下简称为n过多)，从漏极电流Id开始减少直至漏极电流Id最初变为0的期间内，运作为短暂地出现漏极电流Id暂时上升的期间(运作为漏极电流Id的波形中出现大的科布波形，参照图14中的Id(n过多))。在该科布波形中，漏极电流Id的电流值会增加至比Just的情况下更高的程度，并且，漏极电流Id变为0为止的期间也比Just的情况大幅延长(相对于Just的情况下的约为0.02usec(20nsec)，n过多的情况下约为0.04usec(40nsec))。
另外，在p型柱形区域的掺杂物总量比n型柱形区域的掺杂物总量更大的情况下(以下简称为p过多)，则运作为漏极电流Id单调地减少(运作为漏极电流Id的波形中不出现科布波形，参照图14中的Id(p过多))。
(2)漏极·源极间电压Vds
n过多的情况下，与漏极·源极间电压Vds相比Just的情况更缓慢地上升至约350V，然后，在缓慢地减少后稳定在电源电压(300V)的水平上运作。从漏极·源极间电压Vds开始上升直至稳定运行所需的时间也比Just的情况更长，约为0.05usec(50nsec))(参照图14中的Vds(n过多))。
p过多的情况下，漏极·源极间电压Vds在相比Just的情况更急剧地上升至约370V后，稳定在电源电压(300V)的水平上运作(参照图14中的Vds(p过多))。从漏极·源极间电压Vds开始上升直至稳定运行所需的时间约为0.02usec(20nsec))。
(3)栅极·源极间电压Vgs
n过多的情况下，栅极·源极间电压Vgs运作为在米勒(Mirror)效应期间结束后短暂地出现暂时上升的期间(参照图14中的Vgs(n过多))。另一方面，在Just以及p过多的情况下，栅极·源极间电压Vgs则运作为几乎无变化地单调地减少(参照图14中的Vgs(p过多)以及Vgs(Just))。
从上述(1)～(3)从可以明白，在比较例一涉及的MOSFET800中，在栅极周围的电荷平衡存在变动的情况下(Just变为n过多或p过多的情况下)，就会导致关断后开关特性，特别是漏极电流Id以及漏极·源极间电压Vds的变动加大。在电荷平衡偏向于n过多的情况下，开关特性的变动就会变得特别大。
相对于此，在实施方式一涉及的电力转换电路1中，实施方式一涉及的MOSFET100则会如以下般运作。
(1)漏极电流Id
在just、n过多以及p过多，即所有的情况下，关断期间变短，并且在任何一种情况下均会运作为相似的波形(参照图15中各Id)。特别是，在n过多的情况下，会运作为：漏极电流Id的波形中几乎不会出现科布波形，并且接近于Just以及p过多的情况下的波形。
(2)漏极·源极间电压Vds
在just、n过多以及p过多，即所有的情况下，关断期间变短，并且在任何一种情况下均会运作为相似的波形(参照图15中各Vds)。虽然在p过多的情况下会产生振铃，但使能够通过设置吸收电路(Snubber circuit)等将振铃消除的构造来减小该振铃。
(3)栅极·源极间电压Vgs
在just、n过多以及p过多，即所有的情况下，均运作为栅极·源极间电压Vgs的波形几乎没有差别(参照图15中各Vgs)。
从上述(1)～(3)从可以明白，在实施方式一涉及的MOSFET100中，即便是在栅极周围的电荷平衡存在变动的情况下(Just变为n过多或p过多的情况下)，也能够将关断后的开关特性的变动减小。
接下来，将对在关断MOSFET后，实施方式一涉及的MOSFET100以及比较例一涉及的MOSFET800的波形变为上述波形的理由进行说明。
首先，在比较例一涉及的MOSFET800中，一旦关断MOSFET，耗尽层就会从p型柱形区域816(以及源极区域818)与n型柱形区域814之间的pn结扩展至n型柱形区域814以及p型柱形区域816。然而，在比较例一涉及的MOSFET800中，(尽管耗尽层会扩展至沟槽的正下方，)但由于耗尽层难以扩展至漏电极侧，因此难以增加n型柱形区域814中未耗尽区域与栅电极826之间的间隔，并且难以减小回馈电容Crss(参照与16)。这样一来，栅电极826就容易受到n型柱形区域814电位变化的影响，从而在栅极周围的电荷平衡存在变动时，就很难减小关断后开关特性的变动。
相对于此，在实施方式一涉及的MOSFET100中，由于耗尽层容易扩展至漏电极侧，因此就容易增加n型柱形区域114中未耗尽区域与栅电极126之间的间隔，并且容易减小回馈电容Crss(参照与17)。这样一来，栅电极126就不易受到n型柱形区域114电位变化的影响，从而在栅极周围的电荷平衡存在变动时，就能够减小关断后开关特性的变动。
接下来，将从等势线的层面对上述理由进行说明。
比较例二涉及的MOSFET700除了在与源电极接触的部分深挖至源极区域的最下部的深度位置这一点以外，与比较例一涉及的MOSFET800具有同样的构成(参照图18(a))，而实施例涉及的MOSFET100A除了在与源电极接触的部分深挖至源极区域的最下部的深度位置这一点以外，与实施方式一涉及的MOSFET100具有同样的构成(参照图18(b))。
在比较例二涉及的MOSFET700中，在关断MOSFET后，沟槽底部的等势线处于间隔较窄的状态(参照图19(a))。这是由于n型柱形区域714中未耗尽区域与栅电极726之间的间隔较短的缘故。因此，沟槽底部附近的电位斜率(Slope)变大，导致栅电极726容易受到n型柱形区域714电位变化的影响。这样一来，在栅极周围的电荷平衡存在变动时，就很难减小关断后开关特性的变动。
相对于此，在实施例涉及的MOSFET100A中，在关断MOSFET后，沟槽122底部的等势线处于间隔较宽的状态(参照图19(b))。这是由于n型柱形区域114中未耗尽区域与栅电极126之间的间隔较长的缘故。因此，沟槽122底部附近的电位斜率变小，从而栅电极126不易受到n型柱形区域114电位变化的影响。这样一来，即便是在栅极周围的电荷平衡存在变动时，也能够减小关断后开关特性的变动。
6.实施方式一涉及的MOSFET100以及电力转换电路1的效果
根据实施方式一涉及的MOSFET100以及电力转换电路1，
由于满足关系式：|X0－X0’|≦|Xm－Xm’|，即使在电荷平衡发生变动n过多的情况下，第一主面侧(栅电极侧)的平均正电荷密度ρ(x)的波动也很小，高场强区域的电场E(x)不易接近栅电极。因此，由于栅电极周围的n型柱型区域114的电场E(x)不易变高，栅电极周围的n型柱型区域的电位变动容易变小，其结果，关断后的开关特性也就不易发生变动。
另外，根据实施方式一涉及的MOSFET100以及电力转换电路1，由于满足关系式：|X0－X0’|≦|Xm－Xm’|，即使在电荷平衡发生变动的情况下，由于MOSFET关断后的开关损失的不易发生大的变动，就可以防止电力转换电路(特别是，如电流临界型PFC与电流不连续型PFC等，在关断时开关损失的影响较大的电路)的运作发生故障。
另外，根据实施方式一涉及的MOSFET100，由于包括具有由n型柱形区域114以及p型柱形区域116构成的超级结结构117的半导体基体110，因此其与以往的MOSFET900一样，是一种具有低导通电阻、且高耐压的开关元件。
另外，根据实施方式一涉及的MOSFET100，由于x＝0时的该平均正电荷密度ρ(0)的值为负数，并且，x＝a时的该平均正电荷密度ρ(a)的值为正数，因此在p型柱形区域116底部附近的深度位置上，p型柱形区域116的掺杂物总量就比n型柱形区域114的掺杂物总量更少(n过多)。所以，将MOSFET关断后从p型柱形区域116产生的耗尽层就难以朝第二主面侧扩展。这样一来，实施方式一涉及的MOSFET100就成为了一种在透穿模式下不易发生击穿并且耐压不易降低的MOSFET。
另外，根据实施方式一涉及的MOSFET100以及电力转换电路1，由于该平均正电荷密度ρ(x)展现为上凸右上扬的曲线，因此在栅极周围的深度位置上(x接近0的区域上)，该平均正电荷密度ρ(x)就比以往的MOSFET900更小(负侧则更大)，并且p型柱型区域116的负电荷的电荷量与n型柱型区域114的正电荷的电荷量之间的差就比以往的MOSFET900更大。因此，(1)由于栅极周围的n型柱形区域114比以往的MOSFET900更容易耗尽，所以即使漏极电压上升，栅极周围的n型柱形区域114的电位也很难变高。另外，(2)由于n型柱形区域114中未耗尽的区域与栅电极126之间的间隔比以往的MOSFET900更长，并且回馈电容Crss(与栅极·漏极间电容Cgd相等)比以往的MOSFET900更小，因此即使在将MOSFET关断后n型柱形区域114(n型柱形区域114中未耗尽的区域)的电位伴随漏极电压的上升而上升，栅电极126也不易受到n型柱形区域114电位变化的影响。其结果就是，即便栅极周围的电荷平衡存在变动，也能够将关断后的开关特性的变动减小至比以往更小的水平。
另外，根据实施方式一涉及的MOSFET100，由于该平均正电荷密度ρ(x)展现为上凸右上扬的曲线，因此栅极周围深度位置上的该平均正电荷密度ρ(x)就会变小(负侧则变大)，并且p型柱形区域116中负电荷的电荷量就比n型柱形区域中正电荷的电荷量更大。这样一来，通过该p型柱形区域116中的负电荷就容易吸引栅极周围的空穴，其结果就是，能够将L负载雪崩击穿耐量提升至更高的水平。
另外，根据实施方式一涉及的MOSFET100，p型柱型区域的宽度Wp(x)由以下公式(2)表示
【公式(2)】
Figure BDA0002209194250000201
(符号A，B，λ是常数。)，で表され、n型柱型区域的宽度Wn(x)由以下公式(3)表示
【公式(3)】
Figure BDA0002209194250000211
(符号A，B，λ是常数)
由于有公式(2)与公式(3)的关系式，因此栅极周围深度位置上的该平均正电荷密度ρ(x)就会变小(负侧则变大)，并且p型柱形区域116中负电荷的电荷量就比n型柱形区域中正电荷的电荷量更大。这样一来，通过该p型柱形区域116中的负电荷就容易吸引栅极周围的空穴，其结果就是，能够将L负载雪崩击穿耐量提升至更高的水平。
另外，根据实施方式一涉及的MOSFET100，由于满足关系式：ρ0(X0)＞ρ(X0’)，在n型柱型区域的掺杂物总量与上述p型柱型区域的掺杂物总量不同的情况下，第1主面侧(栅电极侧)易于变得p过多。因此，即使栅极周围的电荷平衡发生变动，也能将关断后的开关特性的变动减小至比以往更小的水平。
另外，根据实施方式一涉及的MOSFET100，由于满足关系式：|Xm－Xm’|＜|X1－X1’|，高场强区域电场E(X)不易接近栅电极。因此，由于栅电极周围的n型柱型区域114的电场E(X)不易变高，栅极周围的n型柱型区域的电位变化容易变小，其结果就是，关断后的开关特性就不易发生变动。
另外，根据实施方式一涉及的MOSFET100，在p过多的情况下，n型柱型区域的掺杂物总量与p型柱型区域的掺杂物总量的差值如果变大，则表示该深度的X1的曲线就会汇聚在规定的数值上。因此，耗尽层很难扩展至比p型柱型区域底部更深的区域。因此，就可以防止设在比p型柱型区域116更深的缓冲层113的完全耗尽，其结果就是，即使是在p过多的情况下，也可以维持L负载雪崩击穿耐量。应当指出的是，耗尽层难于延伸至比p型柱型区域的底部更深区域的原因，是由于只有n型区域(缓冲层113以及低阻抗半导体层112)存在。
在此，在一般情况下，在具有超级结结构的MOSFET的设计和制造中，使电荷平衡变动时，电荷平衡顶点处为最高击穿电压，我们视p型柱型区域的掺杂物总量与n型柱型区域的掺杂物总量的组成都相同。此时，不论在p型柱型区域还是n型柱型区域中，在各种耗尽区域中，掺杂物总量是相等的。
在实施方式一涉及的MOSFET100中也同样如此，使电荷平衡变动，找到最高击穿电压处的组成，视这里为电荷平衡顶点。并且，根据实施方式一涉及的MOSFET100，在p过多的情况下，表示该深度X1的曲线，如果n型柱型区域的掺杂物总量比p型柱型区域的掺杂物总量的差值变大就会汇聚在规定的数值上。在实施方式一涉及的MOSFET100中，电荷平衡顶点的组成(最高击穿电压处的组成)，其实就是形成在耗尽层最深的位置处。因此，在MOSFET的制造过程中，在电荷平衡由于n过多出现波动的情况下，即使耗尽层的上端X0向浅的方向移动的情况下，由于从栅电极开始到耗尽层的上端为止的距离很长，很难影响到栅极周围的电场分布，可以将栅极周围的电场分布保持在稳定状态。
应该指出的是，在生产过程中的工程管理中，在大规模生产时，关于对规定特性的管理，是通过对流水线上的晶片间的变化、批次间的变化的检测来检测该规定的特性的变化的，如果变化幅度变大，就将其转到Just。而且，在工程管理中，电荷平衡的变化可由耐压性降低来监测。在出现复数的批次的变化，因电荷平衡的向n过多变化的幅度逐渐增加显示耐压有降低倾向的情况下，就反馈给掺杂物掺杂工程让电荷平衡转向Just。
此时，对于向n过多变化的幅度有渐增倾向的数个批次，如果从其内部看，尽管耗尽层的形成范围向浅的方向移动，如上所述栅极周围的电场分布很稳定，电荷平衡的变化对开关特性却没有强大的影响。换句话说，根据实施方式一涉及的MOSFET100，在通常的量产工程管理中，如果监测耐压性，管理电荷平衡，在管理幅度的范围内，开关特性的变化就不会大。换句话说，实施方式一涉及的MOSFET100，具备通过对静态特性的管理，自动进行动态特性(开关特性)管理的构造。
实施方式一涉及的MOSFET100为沟槽栅极型的MOSFET。通过这样的构成，即便沟槽栅极型MOSFET与平面栅极型MOSFET相比栅电极与漏电极之间的距离更近，并且栅极周围的n型柱形区域114的电位容易上升，其也能够将关断后的开关特性的变动减小至比以往更小的水平。
另外，根据实施方式一涉及的MOSFET100，由于在以将MOSFET关断后超级结结构117中耗尽层扩展至最大时的第2主面侧的耗尽层的表面中最浅的深度位置定为a，将超级结结构117中平均正电荷密度ρ(x)为0的深度位置的深度定为d时，满足0＜d＜a/2(参照图7。)，因此栅极周围的深度位置上p型柱型区域116的负电荷的电荷量与n型柱型区域114的正电荷的电荷量之间的差就会变大，栅极周围的n型柱型区域114就更容易耗尽，所以即使栅极周围的电荷平衡存在变动，也能够进一步地减小关断后的开关特性的变动。
此外，根据实施方式一涉及的MOSFET100，以沿深度方向的轴为x轴，将基极区域11的最下端面的深度位置上的x坐标定为-t，将p型柱形区域116的最下部的深度位置上的x坐标定为b，将平均电荷密度ρ(x)为0的深度位置上的x坐标定为d时，由于满足0＜t+d＜(t+b)/2(参照图7。)，因此栅极周围的深度位置上的p型柱形区域116的负电荷的电荷量与n型柱形区域114的正电荷的电荷量之间的差就会变大，栅极周围的n型柱形区域114就更容易耗尽。其结果就是，即使栅极周围的电荷平衡存在变动，也能够进一步地减小关断后的开关特性的变动。
根据实施方式一涉及的电力转换电路1，由于整流元件为快速恢复二极管，因此其关断期间短，并且在关断MOSFET后n型柱形区域114的电位难以伴随漏极电压的上升而上升。所以，栅电极的电位也就难以上升。其结果就是，即便栅极周围的电荷平衡存在变动，也能够将关断后的开关特性的变动减小至比以往更小的水平。
【变形例】
变形例涉及的MOSFET(未图示)基本上与实施方式一涉及的MOSFET100具有同样的构成，但是，其改变的不是n型柱型区域的掺杂物浓度，假设p型柱型区域的规定深度位置上的宽度Wp(x)以及n型柱型区域的规定深度位置上的宽度Wn(x)发生变化的情况下，在这一点上，变形例涉及的MOSFET与实施方式一涉及的MOSFET100的情况就不同。也就是，在变形例涉及的MOSFET中，p型柱型区域规定深度位置上的宽度Wp(x)如以下公式(15)所示，宽度变窄，数值为δ，n型柱型区域的规定深度位置上的宽度Wn(x)如以下公式(16)所示，宽度变宽，数值为δ。
【公式(15)】
Figure BDA0002209194250000221
【公式(16)】
Figure BDA0002209194250000222
此时，平均正电荷密度ρ(x)由以下公式(17)表示。
【公式(17)】
Figure BDA0002209194250000231
在这里，由于在最大电场強度位点Xm处的ρ(x)＝0，最大电场強度位点是在x＝λδW/B时。也就是，如果将公式(10)与公式(17)进行比较，电荷平衡发生变化时，最大电场強度位点变得只向源电极侧移动x＝λδW/B。在这里，如果将W＝5μm、λ＝10μm、N0＝3×1015cm－3、B＝0.868μm代入公式，最大电场強度位点的移动量变成ΔXm＝1.44μm。
另外，由于在将MOSFET关断后超级结结构耗尽层扩展至最大时的第1主面侧的耗尽层的表面中最深的深度位置位点处，ρ(x)值最小，将公式(10)与公式(17)进行比较，在该位置处，由于电荷平衡的变化，只向源电极侧平行移动(B+δ)。在这里，按照上述计算方法，把W＝5μm等数值代入，将MOSFET关断后超级结结构耗尽层扩展至最大时的第1主面侧的耗尽层的表面中最深的深度位置的移动量为ΔX0＝0.44μm。
因此，在这种情况下，也有关系式：ΔX0＜ΔXm。
这样，变形例涉及的MOSFET以及电力转换电路，改变的不是n型柱型区域的掺杂物浓度，假设在p型柱型区域的规定深度位置上的宽度Wp(x)以及n型柱型区域的规定深度位置上的宽度Wn(x)发生变化的情况下，在这一点上，变形例涉及的MOSFET以及电力转换电路与实施方式一涉及的MOSFET100就不同，但与实施方式一涉及的MOSFET100相同的是，由于满足关系式：|X0－X0’|≦|Xm－Xm’|，即使是在n过多电荷平衡发生变化的情况下，第1主面侧(栅电极侧)的平均正电荷密度ρ(x)的波动也很少，高场强区域电场E(x)不易接近栅电极。因此，由于栅电极周围的n型柱型区域114的电场E(x)难于变高，栅极周围的n型柱型区域的电位变化就容易变小，其结果就是关断后的开关特性不易发生变动。
实施方式二涉及的MOSFET102基本上与实施方式一涉及的MOSFET100具有同样的构成，但是其与实施方式一涉及的MOSFET100的不同点在于：其改变的不是n型柱形区域中规定深度位置上的宽度wn(x)以及p型柱形区域中规定深度位置上的宽度wp(x)，而是改变了将MOSFET关断后超级结结构耗尽时的，n型柱形区域中规定深度位置上的正电荷的密度Nd(x)以及p型柱形区域中规定深度位置上的负电荷的密度Na(x)。即，实施方式二涉及的MOSFET102如图12所示，在以深度x为横轴，并且以n型柱形区域114中规定深度位置上的正电荷的密度Nd(x)以及p型柱形区域116中规定深度位置上的负电荷的密度Na(x)为纵轴时，该正电荷的密度Nd(x)展现为上凸的单调的向右上扬的曲线，并且将该负电荷的密度Na(x)展现为下凸的单调的向右下垂的曲线(参照图20(c))。另外，n型柱形区域114的宽度以及p型柱形区域116的宽度均不受深度的影响而保持固定(参照图20(a)以及图20(b))。
在以将MOSFET关断后超级结结构耗尽层扩展至最大时的第1主面侧的耗尽层的表面中最深深度位置为基准，以超级结结构规定深度位置上的深度x为横轴，以n型柱型区域114的规定深度位置上的正电荷的平均密度Nd(x)以及p型柱型区域116的规定深度位置上的负电荷的平均密度Na(x)为纵轴时，n型柱型区域114的上述规定深度位置上的正电荷的平均密度Nd(x)由以下公式(4)表示，
【公式(4)】
Figure BDA0002209194250000241
(符号A，B，λ是常数)
p型柱型区域规定深度位置上的负电荷的平均密度Na(x)由以下公式(5)表示。
Figure BDA0002209194250000242
(符号A，B，λ是常数)
如上述般，虽然实施方式二涉及的MOSFET102在改变的不是n型柱形区域中规定深度位置上的宽度wn(x)以及p型柱形区域中规定深度位置上的宽度wp(x)，而是改变了将MOSFET关断后超级结结构耗尽时的，n型柱形区域中规定深度位置上的正电荷的密度Nd(x)以及p型柱形区域中规定深度位置上的负电荷的密度Na(x)这一点上不同于实施方式一涉及的MOSFET100，但是其与实施方式一涉及的MOSFET100一样，由于满足关系式：|X0－X0’|≦|Xm－Xm’|，
即使在n过多电荷平衡发生变化的情况下，第1主面侧(栅电极侧)的平均正电荷密度ρ(x)的波动也很少，高场强区域电场很难接近栅电极。因此，由于栅电极周围的n型柱型区域114的电场E(x)不易变高，栅电极周围的n型柱型区域的电位变化就容易减小，其结果就是关断后的开关特性不易发生变动。
并且，实施方式二涉及的MOSFET102除了在改变的不是n型柱形区域中规定深度位置上的宽度wn(x)以及p型柱形区域中规定深度位置上的宽度wp(x)，而是改变了将MOSFET关断后超级结结构耗尽时的，n型柱形区域中规定深度位置上的正电荷的密度Nd(x)以及p型柱形区域中规定深度位置上的负电荷的密度Na(x)这一点以外与实施方式一涉及的MOSFET100具有同样的构成，因此也同样具有实施方式一涉及的MOSFET100所具有的相关效果。
【实施方式三】
实施方式三涉及的MOSFET200基本上与实施方式一涉及的MOSFET100具有同样的构成，但是其与实施方式一涉及的MOSFET100的不同点在于：其为沟槽栅极型MOSFET而非平面栅极型MOSFET。即，在实施方式三涉及的MOSFET200中，半导体基体210如图21所示，具有：形成在半导体基体210的第一主面的表面，并且形成在p型柱形区域216的整个表面上以及n型柱形区域214的一部分表面上的基极区域218；形成在半导体基体210的第一主面的表面，并且形成在n型柱形区域214的表面上的与基极区域218相邻接的n型表面高浓度区域219、以及形成在基极区域218的表面的n型源极区域220，栅电极236经由栅极绝缘膜234后被形成在被源极区域220与n型表面高浓度区域219相夹的基极区域218的表面上。另外，n型表面高浓度区域219的深度位置在1.0μm～4.0μm范围内，n型表面高浓度区域219的掺杂物浓度在1×1014cm-3～1×1016cm-3范围内。
如上述般，虽然实施方式三涉及的MOSFET200在其为沟槽栅极型MOSFET而非平面栅极型MOSFET这一点上不同于实施方式一涉及的MOSFET100，但是其与实施方式一涉及的MOSFET100一样，由于满足关系式：|X0－X0’|≦|Xm－Xm’|，即使在n过多电荷平衡发生变化的情况下，第1主面侧(栅电极侧)的平均正电荷密度ρ(x)的波动也很小，高场强区域的电场E(x)不易接近栅电极。因此，由于栅电极周围的n型柱型区域114的电场E(x)的场强不易升高，栅电极周围的n型柱型区域的电位变化容易减小，其结果就是关断后的开关特性不易发生变动。
并且，实施方式三涉及的MOSFET200除了在其为沟槽栅极型MOSFET而非平面栅极型MOSFET这一点以外与实施方式一涉及的MOSFET100具有同样的构成，因此也同样具有实施方式一涉及的MOSFET100所具有的相关效果。
实施方式四涉及的电力转换电路2基本上与实施方式一涉及的电力转换电路1具有同样的构成，但是其与实施方式一涉及的电力转换电路1的不同点在于：其为全桥式电路。即，在实施方式四涉及的电力转换电路2中，如图22所示，其具备四个MOSFET100(100a～100d)来作为MOSFET，并且其还具备各个MOSFET的内置二极管来作为整流元件。
如上述般，虽然实施方式四涉及的电力转换电路2在其为全桥式电路这一点上不同于实施方式一涉及的电力转换电路1，但是其与实施方式一涉及的电力转换电路1一样，由于满足关系式：|X0－X0’|≦|Xm－Xm’|，即使在n过多电荷平衡发生变化的情况下，第1主面侧(栅电极侧)的平均正电荷密度ρ(x)的波动也很少，高场强区域的电场E(x)不易接近栅电极。因此，由于栅电极周围的n型柱型区域114的电场E(x)的场强很难变高，栅极周围的n型柱型区域的电位变化容易变小，其结果就是关断后的开关特性不易发生变动。
另外，根据实施方式四涉及的电力转换电路2，由于该平均正电荷密度ρ(x)展现为上凸的向右上扬的曲线，
因此如上述般，即便在关断MOSFET后n型柱形区域114(n型柱形区域114中未耗尽的区域)的电位伴随漏极电压的上升而上升，栅电极126也不易受到n型柱形区域114电位变化的影响。这样一来，就不易发生被称为误开启(Falls turn-on)的现象。
另外，被称为误开启的现象具体是指：在连接有两个以上的MOSFET的电路中，在任意一方的MOSFET开始时，由于电位的变化而导致另一方的MOSFET也错误开启的现象。
再有，根据实施方式四涉及的电力转换电路2，由于整流元件为MOSFET的内置二极管，因此就无需另行准备整流元件。
并且，由于实施方式四涉及的电力转换电路2除了在其为全桥式电路这一点以外与实施方式一涉及的电力转换电路1具有同样的构成，因此也同样具有实施方式一涉及的电力转换电路1所具有的相关效果。
以上，基于上述实施方式对本发明进行了说明，本发明并不仅限于上述实施方式。本发明能够在不脱离本发明主旨的范围内在各种各样的形态下实施，例如，可以为如下的变形。
(1)上述实施方式中记载的构成要素的数量、材质、形状、位置、大小等仅为示例，因此能够在不有损本发明效果的范围内进行变更。
(2)在上述实施方式一以及2中，虽然n型柱型区域规定深度位置上的宽度Wn(x)以及p型柱型区域的规定深度位置上的宽度Wp(x)，或者，n型柱型区域的规定深度位置上的正电荷的平均密度Nd(x)以及p型柱型区域的规定深度位置上的负电荷的平均密度Na(x)都是一个指数函数，但本发明并不仅限于此。如果能满足关系式：|X0－X0’|≦|Xm－Xm’|，也可以不是指数函数。
(3)在上述的实施方式一中，虽然n型柱形区域中规定深度位置上的宽度wn(x)展现为上凸的单调的向右上扬的曲线，p型柱形区域中规定深度位置上的宽度wp(x)展现为下凸的单调的向右下垂的曲线，但本发明不仅限于此。例如，可以是n型柱形区域中规定深度位置上的宽度wn(x)展现为阶梯状(但是，连接阶梯转角部分的线(包络线)算作上凸的单调的向右上扬的曲线)、并且p型柱形区域中规定深度位置上的宽度wp(x)展现为阶梯状(但是，连接阶梯转角部分的线(包络线)算作下凸的单调的向右下垂的曲线)(参照图23)。也可以是n型柱形区域中规定深度位置上的宽度wn(x)展现为重复凹凸的曲线(但是，包络线算作上凸的单调的向右上扬的曲线)，并且p型柱形区域中规定深度位置上的宽度wp(x)展现为重复凹凸的曲线(但是，包络线算作下凸的单调的向右下垂的曲线)(参照图24)。
(4)在上述实施方式二中，虽然n型柱形区域中规定深度位置上的正电荷的密度Nd(x)展现为上凸的单调的向右上扬的曲线，但本发明不仅限于此。例如，可以是n型柱形区域中规定深度位置上的正电荷的密度Nd(x)展现为阶梯状(但是，连接阶梯转角部分的线算作上凸的单调的向右上扬的曲线)，也可以是展现为重复凹凸的曲线(但是，包络线算作上凸的单调的向右上扬的曲线)。
(5)在上述实施方式二中，虽然p型柱形区域中规定深度位置上的负电荷的密度Na(x)展现为下凸的单调的向右下垂的曲线，但本发明不仅限于此。例如，可以是p型柱形区域中规定深度位置上的负电荷的密度Na(x)展现为阶梯状(但是，连接阶梯转角部分的线算作下凸的单调的向右下垂的曲线)，也可以是展现为重复凹凸的曲线(但是，包络线算作下凸的单调的向右下垂的曲线)。
(6)在上述各实施方式中，虽然n型柱形区域114、p型柱形区域116、沟槽122、以及栅电极126从平面上看形成为条纹状，但本发明不限于此。也可以是：n型柱形区域114、p型柱形区域116、沟槽122、以及栅电极126从平面上看形成为圆形(立体地看为柱形)、四角形的框状、圆形的框状或格子状等形状。
(7)在上述各实施方式中，虽然使用的是直流电源来作为电源，但本发明不限于此。也可以是使用交流电源来作为电源。
(8)在上述实施方式一至三中，虽然是使用斩波电路来作为电力转换电路，并且在上述实施方式四中，是使用全桥电路来作为电力转换电路，但本发明不限于此。也可以是使用半桥电路、三相交流变换器、非绝缘全桥电路、非绝缘半桥电路、推挽电路(Push-pullcircuit)、RCC电路、正向变换器(Forward Converter)、或逆向变换器(Flybackconverter)、PFC电路(电流临界型PFC电路，电流不连续型PFC电路、电流连续型PFC以及其他PFC电路)等其他类型的电路。
(9)在上述实施方式一至三中，虽然是使用pin二极管来作为整流元件，并且在实施方式四中，是使用MOSFET的内置二极管来作为整流元件，但本发明不限于此。也可以使用JBS、MPS等其他快速回复二极管、或SiC肖特基势垒二极管等其他类型的二极管来作为整流元件。
(10)在上述实施方式四中，虽然只使用了MOSFET的内置二极管来作为整流元件，但本发明不限于此。也可以是在内置二极管的恢复损耗过大时，另外将整流元件与MOSFET并联。
【符号说明】
1、2……电力转换电路；10…反应器；12…第一端子；14…第二端子；20…电源；30…整流元件；100、100A、100a、100b、100c、100d、102、104、106、200、700、800、900……MOSFET；110、210、710、810、910……半导体基体；112、212、712、812、912……低电阻半导体层；113、213、713、813、913……缓冲层；114、214、714、814、914……n型柱形区域；115、215、715、815、915……n型半导体层；116、216、716、816、916……p型柱形区域；117、217、717、917……超级结结构；118、218、718、818、918……基极区域；219、919……n型表面高浓度区域；120、220、720、820、920……源极区域；122、722、822……沟槽；124、234、724、824、934……栅极绝缘膜；126、236、726、826、936……栅电极；128、238、728、828……层间绝缘膜；130、230、730、830、930……源电极；132、232、732、832、932……漏电极

Claims (17)

1.一种MOSFET，包括：由n型柱形区域以及p型柱形区域构成的超级结结构的半导体基体；以及经由栅极绝缘膜形成在所述半导体基体的第一主面侧的栅电极，其特征在于：
在以将所述MOSFET关断后所述超级结结构中耗尽层扩展至最大时的所述第一主面侧的耗尽层的表面中最深的深度位置为基准，以将所述MOSFET关断后所述超级结结构耗尽时的，所述超级结结构中规定深度位置的深度x为横轴，以将所述MOSFET关断后所述超级结结构耗尽时，如以下公式(1)中所示，当以所述超级结结构中所述规定深度位置上的平均正电荷密度ρ(x)为纵轴，并以将所述MOSFET关断后所述超级结结构中耗尽层扩展至最大时的第二主面侧的耗尽层的位置的最浅的深度位置的深度定为a时，
在表示该平均正电荷密度p(x)的曲线中，x＝0时的该平均正电荷密度ρ(0)的值为负数，并且，x＝a时的该平均正电荷密度ρ(a)的值为正数，
由表示该平均正电荷密度ρ(x)的曲线、x＝0的直线以及x轴所包围的区域的面积，与由表示该平均正电荷密度ρ(x)的曲线、x＝a的直线以及x轴所包围的区域的面积相等，
当所述n型柱形区域的掺杂物总量与所述p型柱形区域的掺杂物总量不同的情况下，
以所述超级结结构的所述第一主面侧的表面为基准，所述n型柱形区域的掺杂物总量与所述p型柱形区域的掺杂物总量呈不同状态下的，该平均正电荷密度ρ(x)为0时的深度位置用Xm’表示，所述MOSFET关断后所述超级结结构耗尽层扩大至最大时第一主面侧的耗尽层的表面中最深的深度位置用X0’表示，
在以所述超级结结构区域的所述第一主面侧的表面为基准，使所述n型柱形区域的掺杂物总量与所述p型柱形区域的掺杂物总量相等的情况下构成的基准MOSFET关断后，所述超级结结构耗尽时的所述平均正电荷密度为基准平均正电荷密度表示为ρ0(x)的情况下，将所述基准平均正电荷密度表示为ρ0(x)为0时的深度位置表示为Xm，并将所述基准MOSFET关断后所述超级结结构耗尽层扩展至最大时的所述第一主面侧的耗尽层中最深的深度位置表示为X0时，满足公式：|X0-X0’|＜|Xm-Xm’|，
【公式1】
Figure FDA0003930994230000021
在公式(1)中，Wn(x)表示所述n型柱形区域中所述规定深度位置上的宽度，Nd(x)表示将所述MOSFET关断后所述超级结结构耗尽时的，所述n型柱形区域中所述规定深度位置上正电荷的平均密度，Wp(x)表示所述p型柱形区域中所述规定深度位置上的宽度，
Na(x)表示将所述MOSFET关断后所述超级结结构耗尽时的，所述p型柱形区域中所述规定深度位置上负电荷的平均密度，q表示基本电量，W表示满足Wn(x)+Wp(x)＝2W的正常数。
2.根据权利要求1所述的MOSFET，其特征在于：
其中，所述平均正电荷密度ρ(x)展现为上凸的向右上扬的曲线。
3.根据权利要求1或2所述的MOSFET，其特征在于：
其中，在以所述超级结结构中所述规定深度位置的深度x为横轴，并且以所述p型柱形区域中所述规定深度位置上的宽度Wn(x)以及所述n型柱形区域中所述规定深度位置上的宽度Wp(x)为纵轴时，
所述p型柱形区域的宽度Wp(x)用以下的公式(2)表示
Figure FDA0003930994230000031
所述n型柱形区域的宽度Wn(x)用以下的公式(3)表示
Figure FDA0003930994230000032
符号A，B，λ为常数。
4.根据权利要求1或2所述的MOSFET，其特征在于：
其中，在以所述超级结结构中所述规定深度位置的深度x为横轴，并且以将所述MOSFET关断后所述超级结结构耗尽时的，所述p型柱形区域中所述规定深度位置上的负电荷的密度Na(x)或所述n型柱形区域中所述规定深度位置上的正电荷的密度Nd(x)为纵轴时，将所述MOSFET关断后所述超级结结构耗尽后时的，所述p型柱形区域中所述规定深度位置上负电荷的平均密度Na(x)用以下公式(4)表示
Figure FDA0003930994230000033
将所述MOSFET关断后所述超级结结构耗尽时的，所述n型柱形区域中所述规定深度位置上的正电荷的密度Nd(x)用以下公式(5)表示
Figure FDA0003930994230000034
符号A，B，λ为常数。
5.根据权利要求1或2所述的MOSFET，其特征在于：
其中，在所述n型柱形区域的掺杂物总量与p型柱形区域的掺杂物总量在不同状态的情况下，
以所述超级结结构的所述第一主面侧的面积为基准，
将所述n型柱形区域的掺杂物总量与所述p型柱形区域的掺杂物总量处于不同状态下的，所述MOSFET关断后所述超级结结构耗尽层扩展至最大时第一主面侧的耗尽层的表面中最深的深度位置X0’处的所述基准平均正电荷密度表示为ρ(X0’)，
并且将所述基准MOSFET关断后，所述超级结结构尽层扩展至最大时第一主面侧的耗尽层中最深的深度位置X0处的所述基准平均正电荷密度表示为ρ0(X0)时，
满足公式：ρ0(X0)＞ρ(X0’)。
6.根据权利要求1或2所述的MOSFET，其特征在于：
其中，所述n型柱形区域的掺杂物总量与p型柱形区域的掺杂物总量不同的情况下，
以所述超级结结构的所述第一主面侧的面积为基准，
所述n型柱形区域的掺杂物总量与所述p型柱形区域的掺杂物总量处于不同状态下的，以所述平均正电荷密度ρ(x)为0时的深度位置为Xm’，所述MOSFET关断后所述超级结结构耗尽层扩展至最大时第二主面侧耗尽层表面中最浅深度位置的深度为X1’，
并且以所述基准平均正电荷密度ρ(x)为0时的深度位置为Xm，所述基准MOSFET关断后所述超级结结构耗尽层扩展至最大时的所述第二主面侧的耗尽层表面的最浅深度位置为X1时，
满足以下关系式：|Xm－Xm’|＜|X1－X1’|。
7.根据权利要求1或2所述的MOSFET，其特征在于：
其中，所述n型柱形区域的掺杂物总量与p型柱形区域的掺杂物总量不同的情况下，
以所述超级结结构的所述第一主面侧的面积为基准，
以所述n型柱形区域的掺杂物总量与所述p型柱形区域的掺杂物总量处于不同状态下的，所述MOSFET关断后所述超级结结构耗尽层扩展至最大时的第二主面侧的耗尽层的部位最浅深度X1’处的所述平均正电荷密度为ρ(X1’)，
并且以所述基准MOSFET关断后所述超级结结构耗尽层扩展至最大时第二主面侧的耗尽层的表面里最浅深度位置X1的所述基准平均正电荷密度定为ρ0(X1)时，
满足公式：ρ0(X1)＜ρ(X1’)。
8.根据权利要求1或2所述的MOSFET，其特征在于：
其中，以所述n型柱形区域的掺杂物总量与所述p型柱形区域的掺杂物总量的差值为横轴，所述超级结结构的所述第一主面侧的表面为基准，所述MOSFET关断后所述超级结结构耗尽层扩展至最大时的第二主面侧的耗尽层的表面最浅位置的深度X1为纵轴时，
在所述p型柱形区域的掺杂物总量比n型柱形区域的掺杂物总量多的情况下，一旦所述n型柱形区域的掺杂物总量与p型柱形区域的掺杂物总量的差值如果变大，则表示该深度X1的曲线就会汇聚在规定的数值上。
9.根据权利要求1或2所述的MOSFET，其特征在于：
其中，在所述n型柱形区域的掺杂物总量与所述p型柱形区域掺杂物总量不同的情况下，以所述MOSFET关断后超级结结构上的耗尽层扩展至最大时的，以所述第一主面侧的耗尽层的表面最深的深度位置为基准，所述MOSFET关断后超级结结构上的耗尽层扩展至最大时的，所述第二主面侧的耗尽层的表面最浅深度位置的深度为a’，并且所述基准MOSFET关断后超级结结构上的耗尽层扩展至最大时的，所述第二主面侧的耗尽层的表面最浅深度位置为a时，
由表示该平均正电荷密度ρ(X)的曲线、x＝a’的直线以及x横轴所包围的区域的面积，与由表示该平均正电荷密度ρ0(X)的曲线、x＝a的直线以及x横轴所包围的区域的面积相等。
10.根据权利要求1或2所述的MOSFET，其特征在于：
其中，在以将所述MOSFET关断后所述超级结结构中耗尽层扩展至最大时的所述第一主面侧的耗尽层的表面最深的深度位置为基准，将所述MOSFET关断后所述超级结结构中耗尽层扩展至最大时的所述第二主面侧的耗尽层的表面最浅的深度位置的深度定为a，将所述超级结结构中所述平均正电荷密度ρ(X)为0的深度位置的深度定为d时，满足0＜d＜a/2。
11.根据权利要求1或2所述的MOSFET，其特征在于：
其中，所述半导体基体进一步具有：形成在所述n型柱形区域以及所述p型柱形区域的表面上的p型的基极区域；以及形成在所述基极区域的表面上的n型的源极区域，
所述MOSFET进一步包括：
从平面上看在所述n型柱形区域所在的区域内的，被形成为从所述半导体基体的第一主面的表面直至比所述基极区域的最深部更深的深度位置上的，并且使所述源极区域的一部分露出于内周面的沟槽，
所述栅极绝缘膜形成在所述沟槽的内周面上，
所述栅电极是经由所述栅极绝缘膜后被埋设入所述沟槽的内部后形成的。
12.根据权利要求1或2所述的MOSFET，其特征在于：
所述半导体基体进一步具有：形成在所述半导体基体的所述第一主面的表面，并且形成在所述p型柱形区域的整个表面上以及所述n型柱形区域的一部分表面上的基极区域；形成在所述半导体基体的所述第一主面的表面，并且形成在所述n型柱形区域的表面上的与所述基极区域相邻接的n型表面高浓度区域；以及形成在所述基极区域的表面的n型的源极区域，
所述栅电极经由所述栅极绝缘膜后被形成在被所述源极区域与所述n型表面高浓度区域相夹的所述基极区域的表面上。
13.根据权利要求11所述的MOSFET，其特征在于：
其中，在以将所述MOSFET关断后所述超级结结构中耗尽层扩展至最大时的所述第一主面侧的耗尽层的表面最深的深度位置为基准，以沿深度方向的轴为x轴，将所述基极区域的最下端面的深度位置上的x坐标定为-t，将所述p型柱形区域的最下部的深度位置上的x坐标定为b，将所述平均正电荷密度ρ(X)为0的深度位置上的x坐标定为d时，满足0＜t+d＜(t+b)/2。
14.一种电力转换电路，其特征在于，至少包括：
电抗器；
向所述电抗器提供电流的电源；
对从所述电源提供至所述电抗器的电流进行控制的权利要求1至13中任意一项所述的MOSFET；以及
对从所述电源提供至所述电抗器的电流或对来自于所述电抗器的电流进行整流运作的整流元件。
15.根据权利要求14所述的电力转换电路，其特征在于：
其中，所述整流元件为快速恢复二极管。
16.根据权利要求14所述的电力转换电路，其特征在于：
其中，所述整流元件为所述MOSFET的内置二极管。
17.根据权利要求14所述的电力转换电路，其特征在于：
其中，所述整流元件为碳化硅肖特基势垒二极管。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111341827A (zh) * 2018-12-18 2020-06-26 深圳尚阳通科技有限公司 N型超结器件及其制造方法
US10978125B1 (en) * 2020-04-21 2021-04-13 Namlab Ggmbh Transistor with adjustable rectifying transfer characteristic
CN111969041B (zh) * 2020-08-26 2022-03-29 电子科技大学 一种超结vdmos
CN111969040B (zh) * 2020-08-26 2022-06-07 电子科技大学 一种超结mosfet

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1019720B (zh) * 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
EP0973203A3 (de) * 1998-07-17 2001-02-14 Infineon Technologies AG Halbleiterschicht mit lateral veränderlicher Dotierung und Verfahren zu dessen Herstellung
US7291884B2 (en) * 2001-07-03 2007-11-06 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide
JP3908572B2 (ja) * 2002-03-18 2007-04-25 株式会社東芝 半導体素子
JP3634830B2 (ja) 2002-09-25 2005-03-30 株式会社東芝 電力用半導体素子
WO2004049449A1 (ja) 2002-11-25 2004-06-10 National Institute Of Advanced Industrial Science And Technology 半導体装置、およびその半導体装置を用いた電力変換器、駆動用インバータ、汎用インバータ、大電力高周波通信機器
JP2007027193A (ja) 2005-07-12 2007-02-01 Renesas Technology Corp 半導体装置およびその製造方法、ならびに非絶縁型ｄｃ／ｄｃコンバータ
JP4873448B2 (ja) * 2006-01-06 2012-02-08 独立行政法人産業技術総合研究所 整流ダイオード
DE102006061994B4 (de) * 2006-12-21 2011-05-05 Infineon Technologies Austria Ag Ladungskompensationsbauelement mit einer Driftstrecke zwischen zwei Elektroden und Verfahren zur Herstellung desselben
US7948033B2 (en) * 2007-02-06 2011-05-24 Semiconductor Components Industries, Llc Semiconductor device having trench edge termination structure
JP2010056510A (ja) 2008-07-31 2010-03-11 Nec Electronics Corp 半導体装置
JP5484741B2 (ja) * 2009-01-23 2014-05-07 株式会社東芝 半導体装置
JP2012120362A (ja) * 2010-12-02 2012-06-21 Sanken Electric Co Ltd Ｄｃ−ｄｃコンバータ
JP2012234848A (ja) * 2011-04-28 2012-11-29 Sanken Electric Co Ltd 半導体装置
JP2013093560A (ja) * 2011-10-06 2013-05-16 Denso Corp 縦型半導体素子を備えた半導体装置
JP6197294B2 (ja) * 2013-01-16 2017-09-20 富士電機株式会社 半導体素子
JP6033199B2 (ja) * 2013-10-16 2016-11-30 三菱電機株式会社 降圧チョッパ回路
CN203983264U (zh) * 2013-10-30 2014-12-03 英飞凌科技奥地利有限公司 半导体器件

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