JP2019054087A5 - - Google Patents

Description

また、請求項１に記載の半導体装置は、第１導電型層に、基板の表面上に形成されていると共に表層部に前記ガードリングが形成された第１層（２）と、ガードリングおよび第１層の上に形成されていると共に第１層よりも第１導電型不純物濃度が高くされた第２層（６０）とが含まれた構成とされている。

Claims (8)

1. 半導体素子（１００）が形成されたセル領域（ＲＣ）と、該セル領域の外周を囲む外周領域（ＲＯ）とを有する半導体装置であって、
   表面および裏面を有し、第１または第２導電型の半導体で構成された基板（１）と、
   前記基板の表面上に形成され、前記基板よりも低不純物濃度とされた第１導電型の半導体からなる第１導電型層（２、６０）と、
   前記基板に対して前記第１導電型層を挟んだ反対側に形成された前記半導体素子に備えられる第１電極（９）と、
   前記基板の裏面側に形成された前記半導体素子に備えられる第２電極（１０）と、を有し、
   前記外周領域には、
   前記第１導電型層の表層部のうち該第１導電型層の表面から離れた位置に形成され、前記セル領域を囲む複数の枠形状とされたライン状の第２導電型のガードリング（２１）と、
   前記第１導電型層の表面に形成された層間絶縁膜（１０）と、が備えられ、
   前記第１導電型層には、前記基板の表面上に形成されていると共に表層部に前記ガードリングが形成された第１層（２）と、前記ガードリングおよび前記第１層の上に形成されていると共に前記第１層よりも第１導電型不純物濃度が高くされた第２層（６０）とが含まれている半導体装置。
2. 前記半導体素子はＭＯＳＦＥＴであり、
   前記ＭＯＳＦＥＴは、
   前記第２層の上に形成された第２導電型のベース領域（３）と、
   前記ベース領域の上に形成され、前記第１層よりも第１導電型不純物濃度が高くされた第１導電型のソース領域（４）と、
   前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ（６）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（７）と該ゲート絶縁膜の上に配置されたゲート電極（８）とを備えて構成されたトレンチゲート構造と、
   前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された前記層間絶縁膜と、
   前記コンタクトホールを通じて、前記ソース領域および前記ベース領域に電気的に接続された前記第１電極に相当するソース電極（９）と、
   前記基板の裏面側に形成された前記第２電極に相当するドレイン電極（１１）と、を含み、
   前記第２層が電流分散層を構成している請求項１に記載の半導体装置。
3. 半導体素子（１００）が形成されたセル領域（ＲＣ）と、該セル領域の外周を囲む外周領域（ＲＯ）とを有する半導体装置の製造方法であって、
   表面および裏面を有する第１または第２導電型の半導体で構成された基板（１）の上に、前記基板よりも低不純物濃度の第１導電型の半導体からなる第１導電型層（２、６０）を形成することと、
   前記第１導電型層の上に、第２導電型の半導体からなるベース領域（３）を形成することと、
   前記ベース領域の上に、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（４）を形成することと、
   前記セル領域において、前記ソース領域の表面から前記ベース領域を貫通して前記第１導電型層に達するゲートトレンチ（６）を形成したのち、該ゲートトレンチ内に、ゲート絶縁膜（７）を形成すると共に、前記ゲート絶縁膜の上にゲート電極（８）を形成することでトレンチゲート構造を形成することと、
   前記外周領域において、前記ソース領域および前記ベース領域を貫通して前記第１導電型層に達する凹部（２０）を形成することと、
   前記トレンチゲート構造と前記ソース領域および前記ベース領域を覆うと共に前記凹部内を覆う層間絶縁膜（１０）を形成することと、
   前記セル領域において、前記層間絶縁膜にコンタクトホールを形成したのち、該コンタクトホールを通じて前記ソース領域および前記ベース領域に電気的に接続されるソース電極（９）を形成することと、
   前記基板の裏面側にドレイン電極（１１）を形成することと、を含み、
   さらに、前記ベース領域を形成する前に、前記セル領域において、前記第１導電型層に対して第２導電型不純物をイオン注入することで、前記第１導電型層の表面に至る第２導電型のディープ層（５）を形成することと、
   前記ベース領域を形成する前に、前記外周領域において、前記第１導電型層に対して第２導電型不純物をイオン注入することで、前記第１導電型層の表面から離れた深さの位置に、前記セル領域を囲む枠形状とされたライン状の第２導電型のガードリング（２１）を形成することと、を含み、
   前記ディープ層を形成することは、
   前記第１導電型層に対して該第１導電型層の表面から離れた深さの位置に第２導電型不純物をイオン注入することで、前記ガードリングを形成すると同時に前記ディープ層の下部（５ａ）を形成することと、
   前記第１導電型層に対して第２導電型不純物をイオン注入することで、前記下部と連結されると共に該第１導電型層の表面に至る前記ディープ層の上部（５ｂ）を形成することと、を含んでいる半導体装置の製造方法。
4. 半導体素子（１００）が形成されたセル領域（ＲＣ）と、該セル領域の外周を囲む外周領域（ＲＯ）とを有する半導体装置の製造方法であって、
   表面および裏面を有する第１または第２導電型の半導体で構成された基板（１）の上に、前記基板よりも低不純物濃度の第１導電型の半導体からなる第１導電型層（２、６０）を形成することと、
   前記第１導電型層の上に、第２導電型の半導体からなるベース領域（３）を形成することと、
   前記ベース領域の上に、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（４）を形成することと、
   前記セル領域において、前記ソース領域の表面から前記ベース領域を貫通して前記第１導電型層に達するゲートトレンチ（６）を形成したのち、該ゲートトレンチ内に、ゲート絶縁膜（７）を形成すると共に、前記ゲート絶縁膜の上にゲート電極（８）を形成することでトレンチゲート構造を形成することと、
   前記外周領域において、前記ソース領域および前記ベース領域を貫通して前記第１導電型層に達する凹部（２０）を形成することと、
   前記トレンチゲート構造と前記ソース領域および前記ベース領域を覆うと共に前記凹部内を覆う層間絶縁膜（１０）を形成することと、
   前記セル領域において、前記層間絶縁膜にコンタクトホールを形成したのち、該コンタクトホールを通じて前記ソース領域および前記ベース領域に電気的に接続されるソース電極（９）を形成することと、
   前記基板の裏面側にドレイン電極（１１）を形成することと、を含み、
   さらに、前記ベース領域を形成する前に、前記セル領域において、前記第１導電型層に対して第２導電型不純物をイオン注入することで、前記第１導電型層の表面に至る第２導電型のディープ層（５）を形成することと、
   前記ベース領域を形成する前に、前記外周領域において、前記第１導電型層に対して第２導電型不純物をイオン注入することで、前記第１導電型層の表面から離れた深さの位置に、前記セル領域を囲む枠形状とされたライン状の第２導電型のガードリング（２１）を形成することと、を含み、
   前記第１導電型層を形成することは、
   前記第１導電型層として、前記基板の表面上に形成される第１層（２）を形成することと、前記第１層の表面上に、該第１層よりも第１導電型不純物濃度が高くされた第２層（６０）を形成することと、を含んでいる半導体装置の製造方法。
5. 半導体素子（１００）が形成されたセル領域（ＲＣ）と、該セル領域の外周を囲む外周領域（ＲＯ）とを有する半導体装置の製造方法であって、
   表面および裏面を有する第１または第２導電型の半導体で構成された基板（１）の上に、前記基板よりも低不純物濃度の第１導電型の半導体からなる第１導電型層（２、６０）を形成することと、
   前記第１導電型層の上に、第２導電型の半導体からなるベース領域（３）を形成することと、
   前記ベース領域の上に、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（４）を形成することと、
   前記セル領域において、前記ソース領域の表面から前記ベース領域を貫通して前記第１導電型層に達するゲートトレンチ（６）を形成したのち、該ゲートトレンチ内に、ゲート絶縁膜（７）を形成すると共に、前記ゲート絶縁膜の上にゲート電極（８）を形成することでトレンチゲート構造を形成することと、
   前記外周領域において、前記ソース領域および前記ベース領域を貫通して前記第１導電型層に達する凹部（２０）を形成することと、
   前記トレンチゲート構造と前記ソース領域および前記ベース領域を覆うと共に前記凹部内を覆う層間絶縁膜（１０）を形成することと、
   前記セル領域において、前記層間絶縁膜にコンタクトホールを形成したのち、該コンタクトホールを通じて前記ソース領域および前記ベース領域に電気的に接続されるソース電極（９）を形成することと、
   前記基板の裏面側にドレイン電極（１１）を形成することと、を含み、
   さらに、前記ベース領域を形成する前に、前記セル領域において、前記第１導電型層に対して第２導電型不純物をイオン注入することで、前記第１導電型層の表面に至る第２導電型のディープ層（５）を形成することと、
   前記ベース領域を形成する前に、前記外周領域において、前記第１導電型層に対して第２導電型不純物をイオン注入することで、前記第１導電型層の表面から離れた深さの位置に、前記セル領域を囲む枠形状とされたライン状の第２導電型のガードリング（２１）を形成することと、を含み、
   前記第１導電型層を形成することは、
   前記第１導電型層として、前記基板の表面上に形成される第１層（２）を形成することと、前記第１層の表面上に、該第１層よりも第１導電型不純物濃度が高くされた第２層（６０）を形成することと、を含み、
   さらに、前記第２層を形成することの前に、前記第１層に対して第２導電型不純物をイオン注入することで、前記ガードリングを形成すると同時に前記ディープ層の下部（５ａ）を形成することと、
   前記第２層を形成することの後に、前記第２層に対して第２導電型不純物をイオン注入することで、前記下部と連結される前記ディープ層の上部（５ｂ）を形成することと、を含んでいる半導体装置の製造方法。
6. 前記セル領域に形成されるディープ層を第１ディープ層として、
   前記外周領域のうち、前記セル領域と前記ガードリングが形成されるガードリング部（ＲＧ）との間に位置する繋ぎ部（ＲＪ）において、前記第１導電型層の表層部に、第２導電型不純物をイオン注入することで第２導電型の第２ディープ層（３０）を形成することを含み、
   前記第２ディープ層を形成することは、
   前記ガードリングを形成すると同時に前記第１ディープ層の下部を形成する際に、さらに前記第２ディープ層の下部（３０ａ）を同時に形成することと、
   前記第１ディープ層の上部を形成する際に、さらに前記第２ディープ層の上部（３０ｂ）を同時に形成することと、を含んでいる請求項３に記載の半導体装置の製造方法。
7. 半導体素子（１００）が形成されたセル領域（ＲＣ）と、該セル領域の外周を囲む外周領域（ＲＯ）とを有する半導体装置の製造方法であって、
   表面および裏面を有する第１または第２導電型の半導体で構成された基板（１）の上に、前記基板よりも低不純物濃度の第１導電型の半導体からなる第１導電型層（２、６０）を形成することと、
   前記第１導電型層の上に、第２導電型の半導体からなるベース領域（３）を形成することと、
   前記ベース領域の上に、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（４）を形成することと、
   前記セル領域において、前記ソース領域の表面から前記ベース領域を貫通して前記第１導電型層に達するゲートトレンチ（６）を形成したのち、該ゲートトレンチ内に、ゲート絶縁膜（７）を形成すると共に、前記ゲート絶縁膜の上にゲート電極（８）を形成することでトレンチゲート構造を形成することと、
   前記外周領域において、前記ソース領域および前記ベース領域を貫通して前記第１導電型層に達する凹部（２０）を形成することと、
   前記トレンチゲート構造と前記ソース領域および前記ベース領域を覆うと共に前記凹部内を覆う層間絶縁膜（１０）を形成することと、
   前記セル領域において、前記層間絶縁膜にコンタクトホールを形成したのち、該コンタクトホールを通じて前記ソース領域および前記ベース領域に電気的に接続されるソース電極（９）を形成することと、
   前記基板の裏面側にドレイン電極（１１）を形成することと、を含み、
   さらに、前記ベース領域を形成する前に、前記セル領域において、前記第１導電型層に対して第２導電型不純物をイオン注入することで、前記第１導電型層の表面に至る第２導電型のディープ層（３）を形成することと、
   前記凹部を形成した後に、前記外周領域において、前記第１導電型層に対して該第１導電型層の表面から離れた深さの位置に第２導電型不純物をイオン注入することで、前記セル領域を囲む枠形状とされたライン状の第２導電型のガードリング（２１）を形成することと、を含み、
   前記セル領域に形成されるディープ層を第１ディープ層として、
   前記外周領域のうち、前記セル領域と前記ガードリングが形成されるガードリング部（ＲＧ）との間に位置する繋ぎ部（ＲＪ）において、前記第１導電型層の表層部に、第２導電型不純物をイオン注入することで第２導電型の第２ディープ層（３０）を形成することを含み、
   前記第２ディープ層を形成することは、
   前記第１ディープ層を形成する際に、さらに前記第２ディープ層の少なくとも一部を同時に形成することと、を含んでいる半導体装置の製造方法。
8. 前記第２ディープ層を形成することは、
   前記ガードリングを形成する際に、さらに前記第２ディープ層のうちの前記ガードリング側の端部を同時に形成すること、を含んでいる請求項７に記載の半導体装置の製造方法。