JP2002521822A - シリコン・オン・インシュレータ（ｓｏｉ）ハイブリッドトランジスタ・デバイス構造体 - Google Patents
シリコン・オン・インシュレータ（ｓｏｉ）ハイブリッドトランジスタ・デバイス構造体Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】
【課題】 高電圧、高電流環境での高性能化が可能なトランジスタの提供。
【解決手段】 シリコン・オン・インシュレータ（ＳＯＩ）ハイブリッドトランジスタ・デバイス構造は、基板と、基板上の埋込絶縁層と、埋込絶縁層上の半導体表層に形成されたハイブリッドトランジスタ・デバイス構造から構成される。ハイブリッドトランジスタ・デバイス構造は、少なくとも１つのＭＯＳトランジスタ構造体と、平行に電気的に接続された少なくとも１つの導電率変調トランジスタ構造体とを効果的に有してもよい。特に効果的な構造では、ＭＯＳトランジスタ構造体はＬＤＭＯＳトランジスタ構造体、また導電率変調トランジスタ構造体はＬＩＧＢトランジスタ構造体でよく、ハイブリッドトランジスタ・デバイスは閉ジオメトリ構造に形成される。この閉ジオメトリ構造は、充分に湾曲したセグメントと、ほぼ直線状のセグメントを含んでいてもよく、ＭＯＳ構造体は湾曲したセグメントに、また導電率変調トランジスタ構造体は直線状セグメントに形成される。本発明によるハイブリッドトランジスタ・デバイス構造は、高電流、高電圧回路用途、特にソースフォロワ回路用途で優れた動作特性を示す。
Description
【０００１】
本発明は絶縁物上半導体（Semiconductor-On-Insulator）（ＳＯＩ）装置の分
野に属し、特に高電圧の印可に適した水平ＳＯＩデバイスに関する。
野に属し、特に高電圧の印可に適した水平ＳＯＩデバイスに関する。
【０００２】
高電圧出力デバイスの製造においては、絶縁破壊電圧、寸法、「オン」抵抗、
製造の簡素化、信頼性などの面で、トレードオフと妥協を行わなければならない
のが一般的である。絶縁破壊電圧などの１つの要素を向上させると、「オン」抵
抗などの別の要素が悪化してしまうことが多い。理想的には、このようなデバイ
スは動作上および製造上の問題を最小に抑えて、全ての領域で優れた特性を示す
ものが良い。
製造の簡素化、信頼性などの面で、トレードオフと妥協を行わなければならない
のが一般的である。絶縁破壊電圧などの１つの要素を向上させると、「オン」抵
抗などの別の要素が悪化してしまうことが多い。理想的には、このようなデバイ
スは動作上および製造上の問題を最小に抑えて、全ての領域で優れた特性を示す
ものが良い。
【０００３】 ＳＯＩデバイスの特に優れた点の一つは、半導体基板、基板上の埋込絶縁層、
埋込絶縁層上の水平ＭＯＳＦＥＴがあり、ＭＯＳＦＥＴは埋込絶縁層上の半導体
表層を含んでおり、また第１導電性タイプのソース領域と、第１の領域に対向す
る第２の導電性タイプのチャネル領域と、チャネル領域上で絶縁された絶縁ゲー
ト電極と、第２導電性タイプの水平ドリフト領域と、チャネル領域からドリフト
領域分だけ水平に離れた第１導電性タイプのドレイン領域とを有していることで
ある。
埋込絶縁層上の水平ＭＯＳＦＥＴがあり、ＭＯＳＦＥＴは埋込絶縁層上の半導体
表層を含んでおり、また第１導電性タイプのソース領域と、第１の領域に対向す
る第２の導電性タイプのチャネル領域と、チャネル領域上で絶縁された絶縁ゲー
ト電極と、第２導電性タイプの水平ドリフト領域と、チャネル領域からドリフト
領域分だけ水平に離れた第１導電性タイプのドレイン領域とを有していることで
ある。
【０００４】 このタイプのデバイスは、例示出願として共通して指定され、参考にここに加
える関連米国特許第5,246,870（方法に注目）号および第5,412,241（デバイスに
注目）に共通する図１に示されている。上記特許の図１に示すデバイスは、動作
を向上させるために直線水平ドーピング領域および上層フィールドプレートを有
する薄型ＳＯＩ層などの様々な特徴を持った水平SOI MOSFETデバイスである。従
来、このデバイスはｎタイプソース領域とドレイン領域を有し、従来ＮＭＯＳ技
術と呼ばれる処理を使用して製造されるｎチャネルまたはＮＭＯＳトランジスタ
である。
える関連米国特許第5,246,870（方法に注目）号および第5,412,241（デバイスに
注目）に共通する図１に示されている。上記特許の図１に示すデバイスは、動作
を向上させるために直線水平ドーピング領域および上層フィールドプレートを有
する薄型ＳＯＩ層などの様々な特徴を持った水平SOI MOSFETデバイスである。従
来、このデバイスはｎタイプソース領域とドレイン領域を有し、従来ＮＭＯＳ技
術と呼ばれる処理を使用して製造されるｎチャネルまたはＮＭＯＳトランジスタ
である。
【０００５】 ＳＯＩ電力デバイスの高電圧および高電流性能パラメータを向上させる更に高
度な技術は、例示出願として共通して指定され、参考にここに加える1997年１２
月２４日出願の米国特許出願番号08/998,084に示されている。半導体電源スイッ
チの性能を向上させる別の技術は、複数の種類のデバイスを単一の構造に統合す
るハイブリッドデバイスを形成するものである。従って、例えば例示出願として
共通して指定され、参考にここに加える米国特許第4,939,566には、バルク半導
体基板で製造され、水平ＤＭＯＳトランジスタと水平ＩＧＴを同一構造体に有す
る半導体スイッチが開示されている。
度な技術は、例示出願として共通して指定され、参考にここに加える1997年１２
月２４日出願の米国特許出願番号08/998,084に示されている。半導体電源スイッ
チの性能を向上させる別の技術は、複数の種類のデバイスを単一の構造に統合す
るハイブリッドデバイスを形成するものである。従って、例えば例示出願として
共通して指定され、参考にここに加える米国特許第4,939,566には、バルク半導
体基板で製造され、水平ＤＭＯＳトランジスタと水平ＩＧＴを同一構造体に有す
る半導体スイッチが開示されている。
【０００６】 従って、絶縁破壊電圧、寸法、通電容量、製造の簡素化などの要素をほぼ最適
に組み合わせるという進行中の努力において、電力半導体装置の性能を向上させ
るために数多くの技術および方法が用いられたことは明らかである。
に組み合わせるという進行中の努力において、電力半導体装置の性能を向上させ
るために数多くの技術および方法が用いられたことは明らかである。
【０００７】 特に、大量のソースフォロワ電流を流して高電圧で動作するソースフォロワ構
成を要求する回路は、デバイス設計者にかなりの設計負担をかける。ソースフォ
ロワ動作に適するSOI MOSFETデバイスを提供する１つの優れた手法は、例示出願
として共通して指定され、参考にここに加える"LATERAL THIN-FILM SOI DEVICES
WITH GRADED TOP OXIDE AND GRADED DRIFT REGION"という表題で、１９９８年
７月１９日出願の米国特許出願番号09/100,832に開示されている。上記の全ての
構造体はデバイス性能の向上レベルが異なるが、特にソースフォロワモードでの
高電圧、高電流動作の設計要求事項全てを完全に最適化するデバイスまたは構造
体は無い。
成を要求する回路は、デバイス設計者にかなりの設計負担をかける。ソースフォ
ロワ動作に適するSOI MOSFETデバイスを提供する１つの優れた手法は、例示出願
として共通して指定され、参考にここに加える"LATERAL THIN-FILM SOI DEVICES
WITH GRADED TOP OXIDE AND GRADED DRIFT REGION"という表題で、１９９８年
７月１９日出願の米国特許出願番号09/100,832に開示されている。上記の全ての
構造体はデバイス性能の向上レベルが異なるが、特にソースフォロワモードでの
高電圧、高電流動作の設計要求事項全てを完全に最適化するデバイスまたは構造
体は無い。
【０００８】 従って、高電圧、高電流環境で高性能化が可能となり、またこのような環境で
ソースフォロワ回路の応用に特に適したトランジスタ・デバイス構造体を提供す
ることが望ましい。
ソースフォロワ回路の応用に特に適したトランジスタ・デバイス構造体を提供す
ることが望ましい。
【０００９】
本発明の目的は、高電圧、高電流環境で高性能化が可能となるトランジスタ・
デバイス構造を提供することにある。また、本発明の別の目的は、このような環
境におけるソースフォロワ回路構成での動作に特に適したトランジスタ・デバイ
ス構造を提供することにある。
デバイス構造を提供することにある。また、本発明の別の目的は、このような環
境におけるソースフォロワ回路構成での動作に特に適したトランジスタ・デバイ
ス構造を提供することにある。
【００１０】 本発明の目的は、基板と、基板上の埋込絶縁層と、埋込半導体層上の半導体表
層に形成されるハイブリッドトランジスタ・デバイス構造を有するＳＯＩハイブ
リッドトランジスタ・デバイス構造において達成される。ハイブリッドトランジ
スタ・デバイス構造は、少なくとも１つのＭＯＳトランジスタ構造体セグメント
と、ＭＯＳトランジスタ構造体セグメントに平行に電気的に接続された少なくと
も１つの導電率変調トランジスタ構造体セグメントを含む。平行に接続され、Ｓ
ＯＩデバイスの絶縁層上の半導体表層に形成されたＭＯＳおよび導電率変調トラ
ンジスタ構造体セグメントを有するハイブリッドトランジスタ・デバイスを設け
ることにより、従来の構造体よりも優れた動作上の利点が得られる。
層に形成されるハイブリッドトランジスタ・デバイス構造を有するＳＯＩハイブ
リッドトランジスタ・デバイス構造において達成される。ハイブリッドトランジ
スタ・デバイス構造は、少なくとも１つのＭＯＳトランジスタ構造体セグメント
と、ＭＯＳトランジスタ構造体セグメントに平行に電気的に接続された少なくと
も１つの導電率変調トランジスタ構造体セグメントを含む。平行に接続され、Ｓ
ＯＩデバイスの絶縁層上の半導体表層に形成されたＭＯＳおよび導電率変調トラ
ンジスタ構造体セグメントを有するハイブリッドトランジスタ・デバイスを設け
ることにより、従来の構造体よりも優れた動作上の利点が得られる。
【００１１】 本発明の好適な実施例において、ハイブリッドトランジスタ・デバイス構造は
、少なくとも１つの充分に湾曲したセグメントと少なくとも１つの隣接するほぼ
直線状のセグメントを有する閉ジオメトリ構造と、湾曲したセグメント形成され
る少なくとも１つのＭＯＳトランジスタ構造体と、直線状のセグメントに形成さ
れた少なくとも１つの導電率変調トランジスタ構造体とから形成される。
、少なくとも１つの充分に湾曲したセグメントと少なくとも１つの隣接するほぼ
直線状のセグメントを有する閉ジオメトリ構造と、湾曲したセグメント形成され
る少なくとも１つのＭＯＳトランジスタ構造体と、直線状のセグメントに形成さ
れた少なくとも１つの導電率変調トランジスタ構造体とから形成される。
【００１２】 本発明の別の好適な実施例において、ＭＯＳトランジスタ構造体セグメントは
ＬＤＭＯＳトランジスタ構造体であり、また導電率変調構造体セグメントはＬＩ
ＧＢトランジスタ構造体である。
ＬＤＭＯＳトランジスタ構造体であり、また導電率変調構造体セグメントはＬＩ
ＧＢトランジスタ構造体である。
【００１３】 本発明によるハイブリッドＳＯＩトランジスタ構造体は、高電圧、高電流環境
での動作に適したデバイスを作製するための好適な性能特性と、特にこのような
環境におけるソースフォロワ回路構造との組み合わせを著しく向上させる。
での動作に適したデバイスを作製するための好適な性能特性と、特にこのような
環境におけるソースフォロワ回路構造との組み合わせを著しく向上させる。
【００１４】 本発明の上記および他の特徴は、以下の実施例を参考にして明らかになる。
【００１５】 本発明は、図面に関連する以下の説明を参照にして全て理解される。
【００１６】 図面において、導電性タイプが同一である半導体領域は同一方向の斜線で一様
に示されており、また図面は一定の比率で示すものではない。
に示されており、また図面は一定の比率で示すものではない。
【００１７】
上記のように、高電圧出力デバイスの製造においては、デバイスの構造や種類
が異なると、利点と欠点も異なるので、一般には様々な好ましい動作要因の中か
らトレードオフと妥協を行う。ＳＯＩデバイスは特に高出力動作に適しており、
またこのクラスのデバイスにおけるＭＯＳトランジスタは、ドレイン電圧がソー
ス電圧よりも低い場合、順電圧が低くまたダイオード電流の流れが逆の時の導電
損失が低く、それに対してＬＩＧＢトランジスタなどの導電率変調デバイスは高
順電圧で飽和電流が高くなるが、MOS SOIデバイスの長所を備えていないことが
分かっている。
が異なると、利点と欠点も異なるので、一般には様々な好ましい動作要因の中か
らトレードオフと妥協を行う。ＳＯＩデバイスは特に高出力動作に適しており、
またこのクラスのデバイスにおけるＭＯＳトランジスタは、ドレイン電圧がソー
ス電圧よりも低い場合、順電圧が低くまたダイオード電流の流れが逆の時の導電
損失が低く、それに対してＬＩＧＢトランジスタなどの導電率変調デバイスは高
順電圧で飽和電流が高くなるが、MOS SOIデバイスの長所を備えていないことが
分かっている。
【００１８】 従って、本発明は単一のＳＯＩデバイス構造の中にＭＯＳおよび導電率変調ト
ランジスタ構造体を効果的に平行に設けることにより、電力デバイスの最新技術
を向上させることを意図している。このようなハイブリッド構造体の簡略平面図
を図１に示す。図１において、外形のみを図示する閉ジオメトリトランジスタ構
造１２を有するＳＯＩハイブリッドトランジスタ・デバイス構造１０が示されて
いる。同図には好適な実施形態の簡略図が図示されているが、このジオメトリの
ＭＯＳおよび導電率変調トランジスタセグメントのデバイス形状および構成は、
本発明の範囲に含まれることが分かるであろう。
ランジスタ構造体を効果的に平行に設けることにより、電力デバイスの最新技術
を向上させることを意図している。このようなハイブリッド構造体の簡略平面図
を図１に示す。図１において、外形のみを図示する閉ジオメトリトランジスタ構
造１２を有するＳＯＩハイブリッドトランジスタ・デバイス構造１０が示されて
いる。同図には好適な実施形態の簡略図が図示されているが、このジオメトリの
ＭＯＳおよび導電率変調トランジスタセグメントのデバイス形状および構成は、
本発明の範囲に含まれることが分かるであろう。
【００１９】 本実施形態における図１の閉ジオメトリトランジスタ構造１２は蛇行形状セグ
メント１４を有して描かれており、蛇行形状セグメントおよび残り部分の閉ジオ
メトリ構造は共に充分に湾曲したセグメント１６とほぼ直線状のセグメント１８
を有している。ちなみに、図１の閉ジオメトリ構造は１つの可能な構造のみを表
しており、また様々な他の閉ジオメトリ構造は本発明の範囲内で考えられうる。
メント１４を有して描かれており、蛇行形状セグメントおよび残り部分の閉ジオ
メトリ構造は共に充分に湾曲したセグメント１６とほぼ直線状のセグメント１８
を有している。ちなみに、図１の閉ジオメトリ構造は１つの可能な構造のみを表
しており、また様々な他の閉ジオメトリ構造は本発明の範囲内で考えられうる。
【００２０】 本発明によると、図１のハイブリッドトランジスタ・デバイス構造１０は、少
なくとも１つのＭＯＳトランジスタ構造セグメントと、ＭＯＳトランジスタセグ
メントに平行に電気的に接続された導電率変調トランジスタ構造セグメントを備
えている。特に、効果的な本実施形態においては、図２に簡単に示す代表的なＬ
ＤＭＯＳトランジスタ構造体２０などのＭＯＳトランジスタ構造体は湾曲したセ
グメント１６に形成され、また図３に示す代表的なＬＩＧＢＴ構造体３０などの
導電率変調トランジスタ構造体は図１の構造のほぼ直線状のセグメント１８に設
けられる。本発明は、ＳＯＩデバイスにおいて平行に接続された少なくとも１つ
のＭＯＳトランジスタセグメントと、少なくとも１つの導電率変調トランジスタ
セグメントとを有するハイブリッドトランジスタ・デバイス構造であり、また多
数の様々なデバイス形状、特別なＭＯＳおよび導電率変調トランジスタ構造体を
本発明の範囲内で使用できることは当業者により理解される。従って、図２に示
す代表的な簡易化されたＬＤＭＯＳおよびＬＩＧＢトランジスタ構造体は概要の
みを説明し、ここに参考に加えられた特殊なトランジスタ・デバイスの構造や製
造に関する詳細は上記の従来例に示される。
なくとも１つのＭＯＳトランジスタ構造セグメントと、ＭＯＳトランジスタセグ
メントに平行に電気的に接続された導電率変調トランジスタ構造セグメントを備
えている。特に、効果的な本実施形態においては、図２に簡単に示す代表的なＬ
ＤＭＯＳトランジスタ構造体２０などのＭＯＳトランジスタ構造体は湾曲したセ
グメント１６に形成され、また図３に示す代表的なＬＩＧＢＴ構造体３０などの
導電率変調トランジスタ構造体は図１の構造のほぼ直線状のセグメント１８に設
けられる。本発明は、ＳＯＩデバイスにおいて平行に接続された少なくとも１つ
のＭＯＳトランジスタセグメントと、少なくとも１つの導電率変調トランジスタ
セグメントとを有するハイブリッドトランジスタ・デバイス構造であり、また多
数の様々なデバイス形状、特別なＭＯＳおよび導電率変調トランジスタ構造体を
本発明の範囲内で使用できることは当業者により理解される。従って、図２に示
す代表的な簡易化されたＬＤＭＯＳおよびＬＩＧＢトランジスタ構造体は概要の
みを説明し、ここに参考に加えられた特殊なトランジスタ・デバイスの構造や製
造に関する詳細は上記の従来例に示される。
【００２１】 図２の概略断面図において、LDMOS SOIトランジスタ２０は、半導体基板２２
、埋込絶縁層２４、デバイスが製造される半導体表層２６を備えている。ＭＯＳ
トランジスタは、１つの導電性タイプのソース領域２８と、第２の逆の導電性タ
イプの本体領域３０、第１導電性の水平ドリフト領域３２、第１導電性タイプの
ドレイン領域３４を備えている。基本的なデバイス構造は、酸化物絶縁領域３８
により下層半導体表層２６から絶縁されるゲート電極３６によって完成される。
本発明の範囲内において、本発明で使用されるＭＯＳトランジスタセグメントは
、全て上記従来例に詳述した段状酸化物領域３８ａ、フィールドプレート部３６
ａを形成する拡張ゲート電極構造、薄型水平ドリフト領域部３２ａを本発明の精
神およびその範囲から逸脱することなく有していてもよい。
、埋込絶縁層２４、デバイスが製造される半導体表層２６を備えている。ＭＯＳ
トランジスタは、１つの導電性タイプのソース領域２８と、第２の逆の導電性タ
イプの本体領域３０、第１導電性の水平ドリフト領域３２、第１導電性タイプの
ドレイン領域３４を備えている。基本的なデバイス構造は、酸化物絶縁領域３８
により下層半導体表層２６から絶縁されるゲート電極３６によって完成される。
本発明の範囲内において、本発明で使用されるＭＯＳトランジスタセグメントは
、全て上記従来例に詳述した段状酸化物領域３８ａ、フィールドプレート部３６
ａを形成する拡張ゲート電極構造、薄型水平ドリフト領域部３２ａを本発明の精
神およびその範囲から逸脱することなく有していてもよい。
【００２２】 図３は、図１のハイブリッドデバイス１０の直線状セグメント１８に形成され
る簡易化された代表的なＬＩＧＢＴ構造体３０を示している。図３のデバイスの
大部分は図２と同様であり、該当する領域には同様の参照番号を付し、図３にお
いて図２と異なる部分のみを以下に説明する。図３のＬＩＧＢＴデバイスにおい
て、領域２８はデバイスの陰極領域として機能し、また同デバイスの残りの部分
は図２のドレイン領域３４を除く図２と同一である。図３において、ドリフト領
域３２と導電性タイプ（第１）が同一である図２のドレイン領域３４は、ドリフ
ト領域３２と導電性タイプが逆（第２）である陽極領域４０に置き換えられる。
このように、領域３２および４０の間にｐ−ｎ接合４２が形成されるので、デバ
イスをＬＩＧＢトランジスタ構造体に変えることができる。図３に示すように、
領域４０は、図２の領域３４とは異なり、図２のように左側に延びて酸化物領域
３８ｂに接することはなく、むしろ最適な絶縁破壊電圧特性を維持するためにこ
の領域から少なくとも３ミクロン離れている。ちなみに、様々な異なる形状のＬ
ＩＧＢトランジスタ構造体を本発明の範囲内で用いることができ、また図３に示
すデバイスは１つの模範的実施形態にすぎない。
る簡易化された代表的なＬＩＧＢＴ構造体３０を示している。図３のデバイスの
大部分は図２と同様であり、該当する領域には同様の参照番号を付し、図３にお
いて図２と異なる部分のみを以下に説明する。図３のＬＩＧＢＴデバイスにおい
て、領域２８はデバイスの陰極領域として機能し、また同デバイスの残りの部分
は図２のドレイン領域３４を除く図２と同一である。図３において、ドリフト領
域３２と導電性タイプ（第１）が同一である図２のドレイン領域３４は、ドリフ
ト領域３２と導電性タイプが逆（第２）である陽極領域４０に置き換えられる。
このように、領域３２および４０の間にｐ−ｎ接合４２が形成されるので、デバ
イスをＬＩＧＢトランジスタ構造体に変えることができる。図３に示すように、
領域４０は、図２の領域３４とは異なり、図２のように左側に延びて酸化物領域
３８ｂに接することはなく、むしろ最適な絶縁破壊電圧特性を維持するためにこ
の領域から少なくとも３ミクロン離れている。ちなみに、様々な異なる形状のＬ
ＩＧＢトランジスタ構造体を本発明の範囲内で用いることができ、また図３に示
すデバイスは１つの模範的実施形態にすぎない。
【００２３】 ＬＤＭＯＳおよびＬＩＧＢトランジスタセグメントは様々な異なる構造を想定
することができ、また図２および３に示す実施形態に準拠させる必要はない。ち
なみに、２つのタイプのデバイスに同様の構造を使用すれば、製造が容易になる
。従って、図２および３の非常に類似したデバイスは、ドレイン領域３４がドー
ピングのタイプと水平方向の延長が異なる陽極４０に置き換わっている点のみが
異なるので、複数の同一製造工程で製造することが可能である。
することができ、また図２および３に示す実施形態に準拠させる必要はない。ち
なみに、２つのタイプのデバイスに同様の構造を使用すれば、製造が容易になる
。従って、図２および３の非常に類似したデバイスは、ドレイン領域３４がドー
ピングのタイプと水平方向の延長が異なる陽極４０に置き換わっている点のみが
異なるので、複数の同一製造工程で製造することが可能である。
【００２４】 図２および３に示すデバイスの同様の部分は、閉ジオメトリ構造の隣接および
連続する部分を形成しているので、本質的には電気的に接続される。ＤＭＯＳト
ランジスタセグメント２０のドレイン領域３４およびＬＩＧＢトランジスタ３０
の陽極領域４０は、これらの領域の面の閉ジオメトリ構造に沿って従来のメタラ
イズ法で効果的に共に接続してもよい。このように２つのデバイスは平行に電気
的に接続される。
連続する部分を形成しているので、本質的には電気的に接続される。ＤＭＯＳト
ランジスタセグメント２０のドレイン領域３４およびＬＩＧＢトランジスタ３０
の陽極領域４０は、これらの領域の面の閉ジオメトリ構造に沿って従来のメタラ
イズ法で効果的に共に接続してもよい。このように２つのデバイスは平行に電気
的に接続される。
【００２５】 図１の閉ジオメトリ構造の（ＭＯＳセグメントを含む）湾曲状に示す割合と、
（ＬＩＧＢセグメントを含む）直線状に示す割合を変え、２つのデバイスの性能
特性のうち何れかを優勢にすることで、異なる性能特性を得るようにしてもよい
。あるいは、湾曲および直線状セグメントの割合をほぼ同一にし、それぞれのデ
バイスタイプの好ましい動作特性を釣り合わせることもできる。
（ＬＩＧＢセグメントを含む）直線状に示す割合を変え、２つのデバイスの性能
特性のうち何れかを優勢にすることで、異なる性能特性を得るようにしてもよい
。あるいは、湾曲および直線状セグメントの割合をほぼ同一にし、それぞれのデ
バイスタイプの好ましい動作特性を釣り合わせることもできる。
【００２６】 このように、本発明は、高電圧、高電流環境で高性能を可能にするＳＯＩハイ
ブリッドトランジスタ・デバイス構造を提供する。特に、本発明によるデバイス
は、ソースフォロワ回路構造での動作に対して適合性があり、現在市販されてい
る類似の性能を有する回路素子に比較すると、デバイス領域を実質的に縮小する
ことができる。
ブリッドトランジスタ・デバイス構造を提供する。特に、本発明によるデバイス
は、ソースフォロワ回路構造での動作に対して適合性があり、現在市販されてい
る類似の性能を有する回路素子に比較すると、デバイス領域を実質的に縮小する
ことができる。
【００２７】 本発明は幾つかの好適な実施形態を参照して詳細に図示ならびに説明したが、
本発明の精神または範囲に反することなく形状や細部を様々に変更できることは
当業者により明らかになるであろう。
本発明の精神または範囲に反することなく形状や細部を様々に変更できることは
当業者により明らかになるであろう。
【図１】 図１は本発明の好適な実施形態によるＳＯＩハイブリッドトランジスタ・デバ
イス構造の簡易平面図である。
イス構造の簡易平面図である。
【図２】 図２は図１の２−２線に沿った簡易断面図である。
【図３】 図３は図１の３−３線に沿った簡易断面図である。
１０ ＳＯＩハイブリッドトランジスタ・デバイス構造 １２ 閉ジオメトリトランジスタ構造 １６ 湾曲状のセグメント １８ 直線状のセグメント ２０ LDMOS SOIトランジスタ ２２ 半導体基板 ２４ 埋込絶縁層 ２６ 半導体表層 ２８ ソース領域 ３０ 本体領域 ３４ ドレイン領域 ３６ ゲート電極 ３８ 酸化物絶縁領域 ４０ 陽極領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１３Ｚ (71)出願人 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １， 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 アルノ、エメリク オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ (72)発明者 ヨハネス、バン、ツウォル オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ Ｆターム(参考） 5F048 AC06 BA16 BB02 BC01 BC03 BC07 BG07 BG12 BH09 5F110 AA07 AA13 BB12 CC02 EE22 EE24 FF12 FF13 GG02 GG23 GG37 HJ07 NN71 NN78 【要約の続き】 構造は、高電流、高電圧回路用途、特にソースフォロワ 回路用途で優れた動作特性を示す。
Claims (6)
- 【請求項１】 基板と、上記基板上の埋込絶縁層と、上記埋込絶縁層上の半導体表層に形成さ
れたハイブリッドトランジスタ・デバイス構造体とを具備してなるシリコン・オ
ン・インシュレータ（silicon-on-insulator）（ＳＯＩ）ハイブリッドトランジ
スタ・デバイス構造体であって、前記ハイブリッドトランジスタ・デバイス構造
体が、少なくとも１つのＭＯＳトランジスタ構造体セグメントと、前記ＭＯＳト
ランジスタ構造体セグメントに平行に電気的に接続された少なくとも１つの導電
率変調トランジスタ構造体セグメントとを具備してなることを特徴とするシリコ
ン・オン・インシュレータ（ＳＯＩ）ハイブリッドトランジスタ・デバイス構造
体。 - 【請求項２】 前記ハイブリッドトランジスタ・デバイス構造体が閉ジオメトリ構造を具備し
てなることを特徴とする請求項１記載のシリコン・オン・インシュレータ（ＳＯ
Ｉ）ハイブリッドトランジスタ・デバイス構造体。 - 【請求項３】 前記閉ジオメトリ構造が、少なくとも１つの充分に湾曲したセグメントと、少
なくとも１つの隣接するほぼ直線状のセグメントとを具備してなることを特徴と
する請求項２記載のシリコン・オン・インシュレータ（ＳＯＩ）ハイブリッドト
ランジスタ・デバイス構造体。 - 【請求項４】 前記少なくとも１つのＭＯＳトランジスタ構造体セグメントが、前記少なくと
も１つの充分に湾曲したセグメントに形成され、且つ前記少なくとも１つの導電
率変調トランジスタ構造体セグメントは、前記少なくとも１つのほぼ直線状のセ
グメントに形成されることを特徴とする請求項３記載のシリコン・オン・インシ
ュレータ（ＳＯＩ）ハイブリッドトランジスタ・デバイス構造体。 - 【請求項５】 前記閉ジオメトリ構造が、充分に湾曲したセグメントとほぼ直線状のセグメン
トとを有する蛇行状セグメントを具備してなることを特徴とする請求項４記載の
シリコン・オン・インシュレータ（ＳＯＩ）ハイブリッドトランジスタ・デバイ
ス構造体。 - 【請求項６】 前記ＭＯＳトランジスタ構造体セグメントがＬＤＭＯＳトランジスタ構造体を
具備してなり、且つ前記導電率変調トランジスタ構造体セグメントがＬＩＧＢト
ランジスタ構造体を具備してなることを特徴とする請求項１記載のシリコン・オ
ン・インシュレータ（ＳＯＩ）ハイブリッドトランジスタ・デバイス構造体。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/122,407 US6133591A (en) | 1998-07-24 | 1998-07-24 | Silicon-on-insulator (SOI) hybrid transistor device structure |
| US09/122,407 | 1998-07-24 | ||
| PCT/IB1999/001205 WO2000005766A2 (en) | 1998-07-24 | 1999-06-28 | Silicon-on-insulator (soi) hybrid transistor device structure |
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|---|---|
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|---|---|---|---|
| JP2000561661A Withdrawn JP2002521822A (ja) | 1998-07-24 | 1999-06-28 | シリコン・オン・インシュレータ（ｓｏｉ）ハイブリッドトランジスタ・デバイス構造体 |
Country Status (6)
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| EP (1) | EP1040525B1 (ja) |
| JP (1) | JP2002521822A (ja) |
| KR (1) | KR100701358B1 (ja) |
| DE (1) | DE69939577D1 (ja) |
| WO (1) | WO2000005766A2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012079799A (ja) * | 2010-09-30 | 2012-04-19 | Toyota Motor Corp | 半導体装置 |
| JP2015126070A (ja) * | 2013-12-26 | 2015-07-06 | サンケン電気株式会社 | 半導体装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1187727A (ja) * | 1997-09-12 | 1999-03-30 | Mitsubishi Electric Corp | 半導体装置 |
| US6310378B1 (en) * | 1997-12-24 | 2001-10-30 | Philips Electronics North American Corporation | High voltage thin film transistor with improved on-state characteristics and method for making same |
| US6794719B2 (en) * | 2001-06-28 | 2004-09-21 | Koninklijke Philips Electronics N.V. | HV-SOI LDMOS device with integrated diode to improve reliability and avalanche ruggedness |
| US6847081B2 (en) * | 2001-12-10 | 2005-01-25 | Koninklijke Philips Electronics N.V. | Dual gate oxide high-voltage semiconductor device |
| US6661059B1 (en) * | 2002-09-30 | 2003-12-09 | Koninklijke Philips Electronics N.V. | Lateral insulated gate bipolar PMOS device |
| EP1759419A1 (en) * | 2004-06-14 | 2007-03-07 | Koninklijke Philips Electronics N.V. | High-voltage device structure |
| TW200816323A (en) * | 2006-09-29 | 2008-04-01 | Leadtrend Tech Corp | High-voltage semiconductor device structure |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4618872A (en) * | 1983-12-05 | 1986-10-21 | General Electric Company | Integrated power switching semiconductor devices including IGT and MOSFET structures |
| US4939566A (en) * | 1987-10-30 | 1990-07-03 | North American Philips Corporation | Semiconductor switch with parallel DMOS and IGT |
| FR2649828B1 (fr) * | 1989-07-17 | 1991-10-31 | Sgs Thomson Microelectronics | Circuit integre vdmos/logique comprenant un transistor vertical deplete et une diode zener |
| US5246870A (en) * | 1991-02-01 | 1993-09-21 | North American Philips Corporation | Method for making an improved high voltage thin film transistor having a linear doping profile |
| JP2903749B2 (ja) * | 1991-03-29 | 1999-06-14 | 富士電機株式会社 | 伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 |
| US5448083A (en) * | 1991-08-08 | 1995-09-05 | Kabushiki Kaisha Toshiba | Insulated-gate semiconductor device |
| JP3094682B2 (ja) * | 1992-08-31 | 2000-10-03 | 富士電機株式会社 | 横型絶縁ゲート型バイポーラトランジスタ |
| US5455442A (en) * | 1993-11-17 | 1995-10-03 | Harris Corporation | COMFET switch and method |
| GB9423423D0 (en) * | 1994-11-14 | 1995-01-11 | Fuji Electric Co Ltd | Semiconductor device |
| US5869850A (en) * | 1996-12-13 | 1999-02-09 | Kabushiki Kaishia Toshiba | Lateral insulated gate bipolar transistor |
| US5969387A (en) * | 1998-06-19 | 1999-10-19 | Philips Electronics North America Corporation | Lateral thin-film SOI devices with graded top oxide and graded drift region |
-
1998
- 1998-07-24 US US09/122,407 patent/US6133591A/en not_active Expired - Lifetime
-
1999
- 1999-06-28 EP EP99963134A patent/EP1040525B1/en not_active Expired - Lifetime
- 1999-06-28 JP JP2000561661A patent/JP2002521822A/ja not_active Withdrawn
- 1999-06-28 WO PCT/IB1999/001205 patent/WO2000005766A2/en active IP Right Grant
- 1999-06-28 KR KR1020007003160A patent/KR100701358B1/ko not_active IP Right Cessation
- 1999-06-28 DE DE69939577T patent/DE69939577D1/de not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012079799A (ja) * | 2010-09-30 | 2012-04-19 | Toyota Motor Corp | 半導体装置 |
| US9048107B2 (en) | 2010-09-30 | 2015-06-02 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
| JP2015126070A (ja) * | 2013-12-26 | 2015-07-06 | サンケン電気株式会社 | 半導体装置 |
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