KR20000043897A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
반도체 소자의 트랜지스터 제조 방법 Download PDFInfo
- Publication number
- KR20000043897A KR20000043897A KR1019980060335A KR19980060335A KR20000043897A KR 20000043897 A KR20000043897 A KR 20000043897A KR 1019980060335 A KR1019980060335 A KR 1019980060335A KR 19980060335 A KR19980060335 A KR 19980060335A KR 20000043897 A KR20000043897 A KR 20000043897A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- source
- forming
- region
- drain region
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000000034 method Methods 0.000 title claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 9
- 150000002500 ions Chemical class 0.000 claims description 6
- 238000001459 lithography Methods 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 19
- 239000003990 capacitor Substances 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000009271 trench method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
채널 영역을 충분히 확보할 수 있어 임계 전압의 감소를 방지하므로써 소자에서 원하는 스위칭 효과를 얻을 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공한다.
3. 발명의 해결 방법의 요지
소오스/드레인 영역을 한번의 공정으로 형성하고, 소오스/드레인 영역 사이에 트렌치를 깊게 형성한 후 상기 트렌치에 도전층을 매립하여 게이트 전극을 형성하므로써 충분한 채널 길이를 확보한다.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 소오스/드레인 영역을 한번의 공정으로 형성하고, 소오스/드레인 영역 사이에 트렌치를 깊게 형성한 후 상기 트렌치에 도전층을 매립하여 게이트 전극을 형성하므로써 충분한 채널 길이를 확보할 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
종래의 트랜지스터 제조 방법을 도 1을 참조하여 설명하면 다음과 같다.
반도체 기판(11)상의 선택된 영역에 셀 영역과 필드 영역을 분리하기 위한 소자 분리막(12)을 형성한다. 소자 분리막(12)에 의해 분리된 셀 영역의 반도체 기판(11)에 저농도 불순물을 이온 주입하여 웰 영역(13)을 형성한다. 웰 영역(13)이 형성된 반도체 기판(11) 상부의 선택된 영역에 게이트 산화막(14) 및 게이트 전극(15)을 형성한다. 저농도 불순물을 이온 주입하여 노출된 반도체 기판(11)에 저농도 불순물 영역을 형성한다. 게이트 전극(15) 측벽에 스페이서(16)를 형성한 후 고농도 불순물을 이온 주입하여 소오스/드레인 영역(17)을 형성한다.
상기와 같은 방법으로 제조되는 종래의 트랜지스터는 반도체 기판 상부에 게이트 전극이 형성되므로써 게이트 전극의 폭이 좁아지고, 이에 따라 채널 폭 또한 줄어들게 되어 트랜지스터의 임계 전압(threshold voltage)이 줄어들게 된다. 이러한 문제를 해결하기 위해서는 이온 주입 공정의 세심한 적용이 필요한데, 주입되는 이온의 농도를 조절하여 임계 전압의 크기를 조절해야 한다. 그러나 이러한 방법은 펀치 드루우(punch through), 핫 일렉트론(hot electron)등의 문제와 관련되어 여러 가지 기능의 이온 주입 공정을 연속적으로 진행해야 하는 어려움이 있다. 또한 후속 열공정에 의하여 측면 방향의 확산 문제가 더욱 심각하게 되므로 공정 조건의 선택에는 많은 어려움이 따르게 된다.
따라서, 본 발명은 채널 영역을 충분히 확보할 수 있어 임계 전압의 감소를 방지하므로써 소자에서 원하는 스위칭 효과를 얻을 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판내에 저농도 불순물 이온을 주입하여 웰 영역을 형성하는 단계와, 상기 웰 영역상에 선택적으로 고농도 불순물을 이온 주입하여 소오스/드레인 영역을 형성하는 단계와, 상기 선택적으로 형성된 소오스/드레인 사이의 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 전체 구조 상부에 게이트 산화막을 형성한 후 상기 트렌치가 매립되도록 도전층을 형성하는 단계와, 상기 도전층 및 상기 게이트 산화막을 전면 식각하여 상기 트렌치내에 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
도 2(a) 내지 도 2(e)는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
도 2(f)는 본 발명에 의해 제조된 트랜지스터 상부에 캐패시터를 형성하는 것을 설명하기 위한 소자의 단면도.
도 3은 본 발명의 다른 실시 예에 따라 제조된 트랜지스터 상부에 캐패시터를 형성하는 것을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11, 21 및 41 : 반도체 기판 12, 22 및 42 : 소자 분리막
13, 24 및 42 : 웰 영역 14, 29 및 49 : 게이트 산화막
15, 30A 및 50A : 게이트 전극 16 : 스페이서
17, 26 및 46 : 소오스/드레인 영역
23 : 스크린 산화막 25 : 제 1 감광막 패턴
27 : 제 2 감광막 패턴 28 : 트렌치
30 : 폴리실리콘막 31 및 51 : 제 1 층간 절연막
32 및 52 : 비트라인 33 및 53 : 제 2 층간 절연막
34 및 54 : 캐패시터 하부 전극 35 및 55: 유전체막
36 및 56 : 캐패시터 상부 전극
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(f)는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(21)상의 선택된 영역에 셀 영역과 필드 영역을 분리하기 위한 소자 분리막(22)을 형성한다. 셀 영역의 반도체 기판(21) 상부에 스크린 산화막(23)을 형성한 후 저농도 불순물을 이온 주입하여 웰 영역(24)을 형성한다.
도 2(b)를 참조하면, 셀 영역의 반도체 기판(21)의 선택된 영역이 노출되도록 제 1 감광막 패턴(25)을 형성한다. 제 1 감광막 패턴(25)은 소오스/드레인 영역이 형성될 부분을 노출시키도록 형성한다. 제 1 감광막 패턴(25)을 마스크로 고농도 불순물을 이온 주입하여 소오스/드레인 영역(26)을 형성한다.
도 2(c)를 참조하면, 제 1 감광막 패턴(25) 및 스크린 산화막(23)을 제거한 후 제 2 감광막 패턴(27)을 형성한다. 제 2 감광막 패턴(27)은 게이트 전극을 형성하기 위한 것으로, 제 1 감광막 패턴(25)과 반대의 패턴으로 형성한다. 제 2 감광막 패턴(27)을 마스크로 노출된 반도체 기판(21)을 식각하여 트렌치(28)을 형성한다. 트렌치(28)는 소오스/드레인 영역(26)의 깊이보다 깊게 형성하여 채널의 길이를 연장시킨다. 또한, 트렌치(28)는 바닥면은 반드시 직각 형태로 만들 필요는 없다.
도 2(d)를 참조하면, 제 2 감광막 패턴(27)을 제거한 후 트렌치(28)를 포함한 반도체 기판(21) 상부에 게이트 산화막(29)을 형성한다. 트렌치(28)가 매립되도록 충분한 두께로 전체 구조 상부에 폴리실리콘막(30)을 형성한다.
도 2(e)를 참조하면, 전면 식각 공정을 실시하여 폴리실리콘막(30) 및 게이트 산화막(29)를 제거하여 반도체 기판(21)을 노출시켜 매립된 게이트 전극(30A)을 형성한다.
도 2(a) 내지 도 2(e)까지의 공정에 의해 본 발명에 따른 트랜지스터가 형성된다.
도 2(f)는 본 발명에 의해 트랜지스터를 형성한 후 후속 공정을 실시하는 것을 설명하기 위해 도시한 소자의 단면도이다. 전체 구조 상부에 제 1 층간 절연막(31)을 형성한 후 소오스/드레인 영역(26)중 한쪽이 노출되도록 제 1 층간 절연막(31)을 식각한다. 노출된 소오스/드레인 영역(26)이 매립되도록 전체 구조 상부에 제 2 폴리실리콘막을 형성한 후 패터닝하여 비트라인(32)을 형성한다. 전체 구조 상부에 제 2 층간 절연막(33)을 형성한 후 제 2 층간 절연막(33) 및 제 1 층간 절연막(31)의 선택된 영역을 연속적으로 식각하여 다른 한쪽의 소오스/드레인 영역(26)을 노출시키는 콘택 홀을 형성한다. 콘택 홀이 매립되도록 전체 구조 상부에 제 3 폴리실리콘막을 형성한 후 패터닝하여 캐패시터의 하부 전극(34)을 형성한다. 하부 전극(34)의 표면에 유전체막(35)을 형성한 후 제 4 폴리실리콘막을 형성한 후 패터닝하여 캐패시터의 상부 전극(36)을 형성한다. 이후 보호막을 증착하여 캐패시터의 형성을 완료한다.
도 3은 본 발명의 다른 실시 예에 따라 제조된 트랜지스터 상부에 캐패시터를 형성한 상태의 단면도로서, 트렌치 구조로 소자 분리막을 형성하여 트랜지스터를 제조하고, 그 이후 캐패시터를 형성하므로 공정 단계의 설명은 생략하기로 한다.
트렌치에 의해 소자 분리 공정을 실시하면 완전 평탄화를 이룰 수 있다. 특히 트렌치 방법에 의해 소자 분리 공정을 실시하는 경우 본 발명에서 제시하는 게이트 형성 공정과 유사한 공정이 이루어지므로 반도체 소자의 제조 공정 초기에 필요한 장비의 종류를 크게 감소시킬 수 있으며, 공정 라인의 장비 배치를 단순화시켜 원가 절감에 기여할 수 있다.
상술한 바와 같이 본 발명에 의하면 반도체 소자의 고집적화에 따른 채널 길이의 감소로 인한 임계 전압의 감소로 스위칭 효과를 얻을 수 없게 되는 문제를 해결할 수 있다. 따라서, 소자의 크기가 점점 작아진다 하더라도 종래의 공정에서와 동일한 트랜지스터의 특성을 얻을 수 있다. 이러한 점은 반도체 소자의 초기 공정에서 이온 주입 공정의 난이도를 크게 완화시킬 수 있다.
Claims (3)
- 반도체 기판내에 저농도 불순물 이온을 주입하여 웰 영역을 형성하는 단계와,상기 웰 영역상에 선택적으로 고농도 불순물을 이온 주입하여 소오스/드레인 영역을 형성하는 단계와,상기 선택적으로 형성된 소오스/드레인 사이의 반도체 기판을 식각하여 트렌치를 형성하는 단계와,상기 트렌치를 포함한 전체 구조 상부에 게이트 산화막을 형성한 후 상기 트렌치가 매립되도록 도전층을 형성하는 단계와,상기 도전층 및 상기 게이트 산화막을 전면 식각하여 상기 트렌치내에 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 트렌치는 상기 소오스/드레인 영역을 형성하기 위한 마스크와 반대의 패턴을 갖는 마스크를 이용한 리소그라피 공정 및 식각 공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 1 항에 있어서, 상기 트렌치는 상기 소오스/드레인 영역의 깊이보다 깊게 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980060335A KR20000043897A (ko) | 1998-12-29 | 1998-12-29 | 반도체 소자의 트랜지스터 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980060335A KR20000043897A (ko) | 1998-12-29 | 1998-12-29 | 반도체 소자의 트랜지스터 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000043897A true KR20000043897A (ko) | 2000-07-15 |
Family
ID=19567153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980060335A KR20000043897A (ko) | 1998-12-29 | 1998-12-29 | 반도체 소자의 트랜지스터 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000043897A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100940113B1 (ko) * | 2002-12-26 | 2010-02-02 | 매그나칩 반도체 유한회사 | 고전압 트랜지스터 제조방법 |
| KR101128720B1 (ko) * | 2005-06-01 | 2012-03-23 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
-
1998
- 1998-12-29 KR KR1019980060335A patent/KR20000043897A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100940113B1 (ko) * | 2002-12-26 | 2010-02-02 | 매그나칩 반도체 유한회사 | 고전압 트랜지스터 제조방법 |
| KR101128720B1 (ko) * | 2005-06-01 | 2012-03-23 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100370129B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| US5550071A (en) | Method for forming micro contacts of semiconductor device | |
| KR100486253B1 (ko) | 수직형 트랜지스터의 제조방법 | |
| KR19980028402A (ko) | 디램(dram) 셀의 구조 및 그 제조 방법 | |
| KR20000043897A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100873356B1 (ko) | 고전압 트랜지스터의 제조방법 | |
| KR20000031366A (ko) | 반도체 소자 및 그 제조방법 | |
| KR100502421B1 (ko) | 수직형 트랜지스터 구조 및 그 형성방법 | |
| KR100469373B1 (ko) | 고전압 소자 및 그의 제조방법 | |
| KR19990056737A (ko) | 반도체 소자 및 그 제조방법 | |
| KR100762870B1 (ko) | 반도체 소자의 제조방법 | |
| KR100273319B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR100519163B1 (ko) | 플래쉬 메모리 소자의 제조 방법_ | |
| KR100261181B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR19990021371A (ko) | 반도체 소자의 미세 콘택 제조 방법 | |
| KR100192547B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR960001038B1 (ko) | 워드라인 매립형 디램 셀의 제조방법 | |
| KR0172286B1 (ko) | 트랜지스터 제조방법 | |
| KR100687849B1 (ko) | 반도체 메모리 소자의 제조방법 | |
| KR20040008423A (ko) | 반도체소자의 트랜지스터 형성방법 | |
| KR20040008431A (ko) | 반도체 메모리 장치의 제조 방법 | |
| KR20010046068A (ko) | 반도체 메모리 제조방법 | |
| KR20070105730A (ko) | 반도체 소자의 제조 방법 | |
| KR20050101999A (ko) | Ｍｏｓｆｅｔ 및 그 제조 방법 | |
| KR19990004401A (ko) | 반도체 소자의 트랜지스터 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |