WO2013086813A1 - 半导体器件制造方法 - Google Patents

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罗军
赵超
钟汇才
李俊峰
陈大鹏
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中国科学院微电子研究所
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Abstract

提供了一种半导体器件的制造方法，包括：在衬底（100，110）上形成栅极堆叠结构（300，310）；在栅极堆叠结构两侧形成源漏区（420，421）和栅极侧墙（500，510）；至少在源漏区上沉积镍基金属层；执行第一退火，使得源漏区中的硅与镍基金属层反应形成富镍相金属硅化物；执行离子注入，将掺杂离子注入富镍相金属硅化物中；执行第二退火，使富镍相金属硅化物转化为镍基金属硅化物（701，711），同时在镍基金属硅化物与源漏区的界面处形成掺杂离子的分离凝结区（800，810）。这样提高了掺杂离子的固溶度并形成了较高浓度的掺杂离子分离凝结区，从而有效降低了镍基金属硅化物与源漏区金属-半导体接触的肖特基势垒高度，降低了接触电阻，提高了器件驱动能力。

Description

半导体器件制造方法
[0001]本申请要求了 2011月 12月 15日提交的、申请号为 201110419334.9、 发明名称为 "半导体器件制造方法" 的中国专利申请的优先权， 其全部 内容通过引用结合在本申请中。 技术领域
[0002]本发明涉及一种半导体器件制造方法，特别是涉及一种降低传统 高掺杂源漏 MOSFET接触电阻的方法。 背景技术
[0003]IC 集成度不断增大需要器件尺寸持续按比例缩小， 然而电器 工作电压有时维持不变， 使得实际 MOS器件内电场强度不断增大。 高电场带来一系列可靠性问题， 使得器件性能退化。 例如， MOSFET 源漏区之间的寄生串联电阻会使得等效工作电压下降。
[0004]图 1 所示为现有技术中重掺杂源漏上带有金属硅化物的 MOSFET , 其中， 在衬底 10上形成由栅介质层 21、 栅电极 22共同 构成的栅堆叠结构 20，以栅堆叠结构 20为掩模进行第一次源漏离子 注入形成轻掺杂源漏区 （LDD ) 或源漏扩展区 31， 然后在栅堆叠结 构 20两侧形成有隔离侧墙 40，以隔离侧墙 400为掩模进行第二次源 漏离子注入形成重掺杂源漏区 32， 然后通过自对准硅化物工艺在隔 离侧墙 40两侧的重掺杂源漏区 32上形成金属硅化物的源漏接触 50。 值得注意的是， 图 1 以及后续附图中， 有时为了方便示意起见， 仅 显示了体硅衬底上的各种结构， 但是本发明依然适用于 SOI衬底。 例如在图 4至图 8中 STI隔离的左侧显示体衬底， 右侧显示 SOI衬 底， 其中两者并非直接相连， 仅为了方便示意目的。
[0005]为了简便明了起见， 仅显示了 MOSFET 器件的左半边结构， 其中源漏串联寄生电阻 Rsd如图所示由四部分电阻串联构成， 包括源 漏扩展区 31与栅堆叠 20重叠部分的电阻 R。v、 源漏扩展区 31的电 阻 Rext、 源漏接触 50下方重掺杂源漏区 32的电阻 Rdp、 源漏接触 50 与重掺杂源漏区 32之间的接触电阻 Rcsd，也即 Rsd=Rcsd+Rdp+Rext+R。v。 随着技术节点持续推进， 器件尺寸持续减小， 这些电阻随着器件尺 寸缩小均会增大， 而其中接触电阻 Rcsd尤为重要、 起到了越来越重 要的作用。 例如在物理栅长小于 53nm的器件中， 接触电阻 Rcsd占整 个源漏串联寄生电阻 Rsd的 60 %以上。
[0006]如下表 1所示， 依照 2010年技术路线图， 在未来十年时间内， 全耗尽 SOI( FDSOI )器件所能允许的最大接触电阻将达到 10_9Q-cm2 的量级， 这给器件设计和制造带来了极大的挑战。
表 1
Figure imgf000004_0001
[0007]而由金属与半导体 （例如 η型半导体）之间的导电机制可知， 接触电阻是势垒高度和宽度的函数： 当半导体掺杂浓度较低、 肖特 基势垒高度较大时， 导电机制为热电子发射， 金属与半导体构成肖 特基接触； 当半导体掺杂浓度适中、 肖特基势垒高度中等时， 导电 机制为热电子-场发射的结合， 金属与半导体之间的接触介于肖特基 接触与欧姆接触之间； 当半导体掺杂浓度较高、 肖特基势垒高度较 低时， 导电机制为场发射， 金属与半导体构成欧姆接触， 此时电子 能较容易越过势垒也即接触电阻较低。可见，为了降低接触电阻 Rcsd， 金属与半导体之间必须构成欧姆接触。
[0008]接触电阻 Rcsd的大小由其电阻率 pc确定， 而对于欧姆接触而 言， Pc正比于和肖特基势垒高度、 掺杂浓度以及有效载流子质量相 关的函数， 如下数学式 （ 1 ) 所示：
Figure imgf000005_0001
[0009]其中， pc为接触电阻 Rcsd的电阻率， ΦΒ为肖特基势垒高度（有 时也记做 SBH )， N为源漏掺杂浓度， m*为有效载流子质量。
[0010]由上述数学式 （ 1 ) 可见， 降低 pc从而降低接触电阻 Rcsd的方 法大致包括以下三种：
1、 增大源漏区掺杂浓度 N， 例如通过加大注入剂量、 激光退火 增大界面杂质分布、 提升源漏增大源漏结深等等；
2、 减小肖特基势垒高度 ΦΒ， 例如依照 NMOS与 PMOS类型不 同采用不同的金属硅化物材质以分别降低 NMOS 中电子的 ΦΒ和 PMOS中空穴的 ΦΒ (也即双硅化物工艺）；
3、 通过带隙工程 （或设计） 降低有效载流子质量 m*， 例如在 源漏区使用例如 Si^Gex的窄带隙材料。
[0011]然而， 上述三种方法存在很大的局限性。
[0012]对于上述方法 1而言， 由于掺杂剂或杂质在硅中的固溶度极限 限制， 无法持续增大源漏区掺杂浓度N， 也即 N存在一个最大值。
[0013]对于上述方法 2而言， 由于硅化物材质不同， 在制作 MOS时 需要按照 N、 PMOS 类型不同制作不同的版图和沉积不同的金属材 质， 工艺复杂度大大提升， 无法应用于实际生产。
[0014]对于上述方法 3而言， 仅变更源漏区材质似乎工艺较简单， 然 而杂质在 Si^Gex中的掺杂浓度不如在 Si 中的浓度高， 也即虽然降 低了 m*但是 N又降低了， 整个器件的 Pe降低效果并不明显。
[0015]本申请人在现有技术的基础上，经过严密的理论推导和试验验 证， 采用了一种用硅化物作为掺杂源以降低 SBH从而利用上述第二 种方法来降低源漏接触电阻。 具体地， 参照图 1至 3该方法可包括： 如图 1， 在具备 LDD结构 31的重掺杂源漏区 32上形成金属硅化物 50 , 通常为镍基金属硅化物； 如图 2， 对金属硅化物 50执行离子注 入， 对于 NMOS而言， 掺杂离子包括 N、 P、 As、 0、 S、 Se、 Te、 F、 CI及其组合， 对于 PMOS而言， 掺杂离子包括 B、 Al、 Ga、 In及其组 合； 如图 3， 执行推进退火， 使得掺杂离子分凝在金属硅化物与源漏区 的界面处而形成掺杂离子的分凝区 60。 这种掺杂离子的分凝区可以有 效降低 SBH， 从而降低接触电阻的电阻率， 进而提高器件性能。
[0016]然而，上述的利用 SADS降低 SBH、接触电阻方法仍存在不足： 注入进入镍基金属硅化物源漏的杂质离子的可溶性很差， 大量注入 的离子无法固溶于镍基金属硅化物中， 因此可供降低 SBH的掺杂离 子数量不足； 注入的离子通过晶界扩散从而在镍基金属硅化物与源 漏区中硅之间界面处分凝形成凝聚区， 但是驱动退火采用的温度较 低， 不足以完全激活分凝的杂质， 降低 SBH的效果不显著。 因此，
[0017]总之， 现有的 MOSFET无法有效降低 SBH， 从而无法有效降低 源漏电阻 RCSD同时有效提高器件驱动能力， 严重影响了半导体器件的 电学性能， 故亟需一种能有效降低 SBH的半导体器件及其制造方法。 发明内容
[0018]由上所述， 本发明的目的在于提供一种能有效降低 SBH从而降低 接触电阻的半导体器件制造方法。
[0019]为此， 本发明提供了一种半导体器件的制造方法， 包括： 在衬底 上形成栅极堆叠结构； 在栅极堆叠结构两侧形成源漏区和栅极侧墙； 至 少在源漏区上沉积镍基金属层； 执行第一退火，使得源漏区中的硅与镍 基金属层反应形成富镍相金属硅化物； 执行离子注入， 将掺杂离子注入 富镍相金属硅化物中； 执行第二退火，使得富镍相金属硅化物转化为镍 基金属硅化物，并同时在镍基金属硅化物与源漏区的界面处形成掺杂离 子的分离凝结区。
[0020]其中， 衬底包括体硅、 SOL 化合物半导体。
[0021]其中， 镍基金属层包括 Ni、 Ni-Pt、 Ni-Co、 Ni-Pt-Co。
[0022]其中， 镍基金属层的厚度为 1至 100nm。 [0023]其中， 富镍相金属硅化物包括 Ni2Si、 Ni3Si、 Ni2PtSi、 Ni3PtSi、 Ni2CoSi、 Ni3CoSi、 Ni3PtCoSi。
[0024]其中， 第一退火在 200至 350°C温度下进行 10至 300s。
[0025]其中， 对于 pMOS而言， 掺杂离子包括 B、 Al、 Ga、 In及其组合， 对于 nMOS而言， 掺杂离子包括 N、 P、 As、 0、 S、 Se、 Te、 F、 CI及其 组合。
[0026]其中， 第二退火的温度为 450至 850°C。
[0027]其中， 镍基金属硅化物包括 NiSi、 NiPtSi、 NiCoSi2、 NiPtCoSi。
[0028]其中， 源漏区包括轻掺杂源漏区和重掺杂源漏区。
[0029]依照本发明的半导体器件制造方法， 通过向富镍相金属硅化物中 注入掺杂离子后再退火，提高了掺杂离子的固溶度并形成了较高浓度的 掺杂离子分离凝结区， 从而有效降低了镍基金属硅化物与源漏区金属- 半导体接触的肖特基势垒高度， P条低了接触电阻，提高了器件驱动能力。
[0030]本发明所述目的， 以及在此未列出的其他目的， 在本申请独立权 利要求的范围内得以满足。 本发明的实施例限定在独立权利要求中， 具 体特征限定在其从属权利要求中。 附图说明
[0031]以下参照附图来详细说明本发明的技术方案， 其中：
图 1为现有技术的 MOSFET的剖面示意图；
图 2至 3为现有技术的降低 SBH方法各步骤剖面示意图； 以及
图 4至图 8为依照本发明的降低 SBH的各步骤的剖面示意图。 具体实施方式
[0032]以下参照附图并结合示意性的实施例来详细说明本发明技术方 案的特征及其技术效果，公开了可有效降低 SBH从而降低接触电阻的半 导体器件制造方法。 需要指出的是， 类似的附图标记表示类似的结构， 本申请中所用的术语 "第一"、 "第二"、 "上"、 "下"等等可用于修饰各种 器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构 或制造工序的空间、 次序或层级关系。
[0033]首先， 如附图 4所示， 形成衬底和栅极基本结构。
[0034]例如先形成衬底中有源区的隔离结构。提供衬底 100/110，对于本 发明的实施例， 可以采用常规的半导体衬底， 例如， 可以包括体硅衬底 100, 或其他基本半导体或化合物半导体， 例如 Ge、 SiGe、 GaAs、 InP 或 Si:C等。 根据现有技术公知的设计要求（例如 p型衬底或者 n型衬底）， 所述衬底包括各种掺杂配置， 可以包括外延层，也可以包括绝缘体上半 导体（SOI )结构， 还可以具有应力以增强性能。 对于本发明的实施例， 优选采用 SOI衬底 110， 例如包括硅衬底 111、 硅衬底 111上的埋氧层 112 以及埋氧层 112上的顶硅层 113， 其中顶硅层 113的厚度可小于等于 10nm。 例如在衬底 100/110上沉积氧化物和 /或氮化物组成的牺牲层和刻 蚀停止层（未示出）， 涂敷光刻胶并曝光显影， 去除非有源区上的光刻 胶， 执行刻蚀在衬底中形成沟槽， 然后去除光刻胶， 在整个衬底上包括 沟槽中填充作为隔离介质的氧化物， 然后再次光刻，去除有源区上的氧 化物，从仅在之前形成的沟槽中留有氧化物，最终构成浅沟槽隔离（ STI ) 120。 STI120的填充材料可以是氧化硅或氮氧化硅。 除了 STI之外， 还可 以采用 LOCOS工艺形成热氧化物隔离， 但是对于小尺寸器件， 还是优 选使用 STI。 需要说明的是， 虽然附图中仅显示了两 STI包围的一个有源 区及其中的一个类型的 MOSFETs (例如 NMOS )， 但是本发明可适用于 其他 MOS器件（例如 PMOS )、 CMOS器件或单元阵列的多个 MOSFETs。
[0035]在具有浅沟槽隔离 （STI ) 120的衬底 100 10上通过 CVD等常规 方法形成栅极堆叠结构 300/310， 包括先沉积栅极介质层 301/311， 栅极 介质层 301/311可以是低 k的氧化硅、 氮氧化硅或氮化硅， 也可以是高 k 材料， 例如氧化铪、 氧化钽、 氧化铝等。 在栅极介质层 301/311上沉积 栅极层 302/312， 栅极层 302/312的材质可为掺杂的多晶硅， 也可以是金 属或合金及其氮化物， 金属例如 Al、 Ti、 Ta、 Mo、 Cu等等。 甚至当栅 极层 302/312用作后栅工艺的虚拟栅极时是非晶硅、微晶硅、氧化物（特 别是二氧化硅）、 也可以是这些物质组合的叠层或混合物。 在栅极层 302/312上沉积盖层 303/313， 其材质通常是氮化物， 例如氮化硅（SiN )， 用于稍后刻蚀或注入的掩模层。采用常用的光刻掩模刻蚀工艺形成由栅 极介质层 301/311、栅极层 302/312以及盖层 303/313重叠构成的栅极堆叠 结构 300/310。
[0036]以栅极堆叠结构 300/310为掩模进行第一次源漏离子注入，在栅极 堆叠结构 300/310两侧的被隔离结构 STI12包围的有源区中形成结深较 浅、 浓度较低的轻掺杂源漏区 （LDD )或源漏扩展区 410/411。 在整个 器件表面沉积例如为氮化硅或氮氧化硅材料层并各向异性刻蚀形成栅 极侧墙 500/510。 以栅极侧墙 500/510为掩模，进行第二次源漏离子注入， 在栅极侧墙 500/510两侧的有源区中形成结深较深、 浓度较高的重掺杂 源漏区 420/421。 其中， 重掺杂源漏区 420/421之间的沟道区 200/210长度 小于等于 20nm，也即器件为亚 20nm的短沟道 MOSFET。值得注意的是， 鉴于稍后要形成富镍相金属硅化物， 因此源漏区优选由包含 Si元素的材 料构成， 例如为体硅、 SOI、 GeSi、 SiC等等， 其形成方式可以是如上所 述的直接向含硅衬底中注入，也可以是刻蚀形成源漏凹槽、在源漏凹槽 中沉积含硅的源漏区材料、 再向含硅的源漏区注入源漏掺杂离子。
[0037]其次， 沉积金属层。 如图 5所示， 在整个基本结构上沉积用于形 成金属硅化物的金属层 600/610， 覆盖源漏区、 栅极结构以及栅极侧墙。 金属薄层材质优选为镍基金属 /合金， 例如可以为 Ni、 Ni-Pt ( Pt摩尔的 含量小于等于 10 % ), Ni-Co ( Co摩尔含量小于等于 10 % )或Ni-Pt-Co ( Pt 与 Co摩尔含量之和小于等于 10 % )等等， 金属薄层厚度约为 1至 100nm。
[0038]随后， 参照图 6， 执行第一退火， 形成富镍相硅化物。 例如在 200 至 350°C下退火 10至 300s， 使得沉积的金属层 600/610与源漏区特别是重 掺杂源漏区 420/421中的硅反应生成富镍相硅化物 700/710。 所谓富镍相 硅化物， 指的是硅化物中镍基金属（原子数）含量高于 Si， 具体地其可 包括 Ni2Si、 Ni3Si、 Ni2PtSi、 Ni3PtSi、 Ni2CoSi、 Ni3CoSi、 Ni3PtCoSi等 等。 值得注意的是， 在此步骤中， 镍基金属并未完全消耗重掺杂源漏区 420/421中的硅， 因此所形成的富镍相硅化物 700/710基本位于重掺杂源 漏区中， 换言之， 其顶表面基本与衬底顶表面齐平或者以不超过 10nm 的高度高出衬底顶表面，且其底表面位于重掺杂源漏区中而高于重掺杂 源漏区的底表面。
[0039]接着， 参照图 7， 剥除未反应的金属层 600/610， 并对富镍相硅化 物 700/710执行离子注入。 剂量为 lxl014cm-2至 lx l016cm-2， 对于 p MOS， 掺杂离子可为硼^ 铝 Al、 镓 Ga、 铟 In等等及其组合， 对于 nMOS， 掺 杂离子可为氮 N、 磷？、 砷 As、 氧 0、 硫8、 硒 Se、 碲 Te、 氟F、 氯 C1等 等及其组合。 注入过程会损伤富镍相硅化物， 因此注入能量不宜过大， 例如低于 100KeV。 注入能量最好是足够低， 以确保大部分注入的掺杂 离子被限定在富镍相硅化物内， 例如为 20 ~ 50KeV。 特别地， 由于本发 明的离子注入是在最后形成镍基金属硅化物之前进行的，注入离子在富 镍相的硅化物中固溶度较高，因而可以增大后续掺杂离子分离凝结区的 离子浓度， 从而有效降低 SBH。
[0040]最后， 参照图 8， 执行第二退火。 在 450至 850°C温度范围下执行 第二退火， 时间例如为 10 ~ 600s， 将富镍相硅化物 700/710转变为具有 低电阻的镍基金属硅化物 701/711 (具体地可包括 NiSi、 NiPtSi、 NiCoSi2、 NiPtCoSi等等）以降低器件的源漏接触电阻， 此外同时还驱动掺杂离子 在镍基金属硅化物 701/711与源漏区的界面处形成掺杂离子的分离凝结 区 800/810。 具体地， 掺杂离子的分离凝结区 800/810不仅位于镍基金属 硅化物 701/711的下表面， 还位于源漏区 701/711的侧表面。 掺杂离子的 分离凝结区 800/810经过较高温度的第二驱动退火之后被激活， 可有效 降低镍基金属硅化物 701/711与源漏区之间的 SBH， 降低了接触电阻的 同时还提高了驱动能力， 从而大大提高器件的驱动能力。
[0041]之后， 与传统的 MOSFET工艺类似， 形成后续器件结构。 例如可 沉积并平坦化层间介质层（未示出）， 光刻 /刻蚀形成接触通孔， 沉积接 触垫层和金属接触材料并 CMP平坦化以形成最终的源漏接触塞（未示 出）。 接触垫层材质包括但不限于 Ti、 Ta、 TiN、 TaN及其组合， 金属接 触材料包括但不限于 W、 Cu、 TiAl、 Al及其组合。 当栅极层为虚拟栅极 时， 也即采用后栅工艺时， 在形成层间介质层之后形成接触通孔之前， 还可以先刻蚀去除虚拟栅极， 随后依次沉积高 k栅极介质材料以及金属 栅极材料并平坦化。 [0042]依照本发明的半导体器件制造方法， 通过向富镍相金属硅化物中 注入掺杂离子后再退火，提高了掺杂离子的固溶度并形成了较高浓度的 掺杂离子分离凝结区， 从而有效降低了镍基金属硅化物与源漏区金属- 半导体接触的肖特基势垒高度， P条低了接触电阻，提高了器件驱动能力。
[0043]尽管已参照一个或多个示例性实施例说明本发明， 本领域技术人 员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和 等价方式。此外， 由所公开的教导可做出许多可能适于特定情形或材料 的修改而不脱离本发明范围。 因此， 本发明的目的不在于限定在作为用 于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结 构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

权 利 要 求
1. 一种半导体器件的制造方法， 包括：
在衬底上形成栅极堆叠结构；
在栅极堆叠结构两侧形成源漏区和栅极侧墙；
至少在源漏区上沉积镍基金属层；
执行第一退火，使得源漏区中的硅与镍基金属层反应形成富镍相金 属硅化物；
执行离子注入， 将掺杂离子注入富镍相金属硅化物中；
执行第二退火，使得富镍相金属硅化物转化为镍基金属硅化物， 并 同时在镍基金属硅化物与源漏区的界面处形成掺杂离子的分离凝结区。
2. 如权利要求 1的半导体器件的制造方法，其中，衬底包括体硅、 SOI、 化合物半导体。
3. 如权利要求 1的半导体器件的制造方法， 其中， 镍基金属层包括 Ni、 Ni-Pt、 Ni-Co、 Ni-Pt-Co„
4. 如权利要求 1的半导体器件的制造方法， 其中， 镍基金属层的厚度 为 1至 100nm。
5. 如权利要求 1的半导体器件的制造方法， 其中， 富镍相金属硅化物 包括 Ni2Si、 Ni3Si、 Ni2PtSi、 Ni3PtSi、 Ni2CoSi、 Ni3CoSi、 Ni3PtCoSi。
6. 如权利要求 1的半导体器件的制造方法， 其中， 第一退火在 200至 350°C温度下进行 10至 300s。
7. 如权利要求 1的半导体器件的制造方法， 其中， 对于 pMOS而言， 掺杂离子包括 B、 Al、 Ga、 In及其组合， 对于 nMOS而言， 掺杂离 子包括 N、 P、 As、 0、 S、 Se、 Te、 F、 CI及其组合。
8. 如权利要求 1的半导体器件的制造方法， 其中， 第二退火的温度为 450至 850。C。
9. 如权利要求 1的半导体器件的制造方法， 其中， 镍基金属硅化物包 括 NiSi、 NiPtSi、 NiCoSi2、 NiPtCoSi„
10. 如权利要求 1的半导体器件的制造方法， 其中， 源漏区包括轻掺杂
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