CN107706112A - 半导体器件的形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 79
- 238000000034 method Methods 0.000 title claims abstract description 60
- 230000004888 barrier function Effects 0.000 claims abstract description 172
- 238000000137 annealing Methods 0.000 claims abstract description 59
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 54
- 239000001301 oxygen Substances 0.000 claims abstract description 54
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 54
- 239000012530 fluid Substances 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 239000006227 byproduct Substances 0.000 claims abstract description 28
- 230000008021 deposition Effects 0.000 claims abstract description 19
- 230000003647 oxidation Effects 0.000 claims abstract description 19
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 19
- 239000000463 material Substances 0.000 claims description 34
- 238000000151 deposition Methods 0.000 claims description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 238000000280 densification Methods 0.000 claims description 10
- 238000012545 processing Methods 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 239000007789 gas Substances 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 7
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 5
- 229910052732 germanium Inorganic materials 0.000 claims description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 5
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 4
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 193
- 230000008569 process Effects 0.000 description 16
- 241000720974 Protium Species 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- YZCKVEUIGOORGS-IGMARMGPSA-N Protium Chemical compound [1H] YZCKVEUIGOORGS-IGMARMGPSA-N 0.000 description 7
- 238000002955 isolation Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910003828 SiH3 Inorganic materials 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 2
- OLRJXMHANKMLTD-UHFFFAOYSA-N silyl Chemical compound [SiH3] OLRJXMHANKMLTD-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- XQCFHQBGMWUEMY-ZPUQHVIOSA-N Nitrovin Chemical compound C=1C=C([N+]([O-])=O)OC=1\C=C\C(=NNC(=N)N)\C=C\C1=CC=C([N+]([O-])=O)O1 XQCFHQBGMWUEMY-ZPUQHVIOSA-N 0.000 description 1
- 208000027418 Wounds and injury Diseases 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/765—Making of isolation regions between components by field effect
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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- H01L29/51—Insulating materials associated therewith
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- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
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Abstract
一种半导体器件的形成方法,包括:提供半导体衬底,所述半导体衬底包括第一区和第二区,第一区和第二区的半导体衬底上具有鳍部;在第一区的鳍部表面形成第一阻挡层;采用流体化学气相沉积工艺在半导体衬底上形成隔离膜,所述隔离膜覆盖第一阻挡层和第二区的鳍部,所述流体化学气相沉积工艺包括含氧退火,所述含氧退火氧化第二区的鳍部的侧壁,从而形成副产层。所述半导体器件的形成方法能够形成不同宽度的鳍部,且简化了工艺。
Description
技术领域
本发明涉及半导体制造领域,尤其涉及一种半导体器件的形成方法。
背景技术
MOS(金属-氧化物-半导体)晶体管,是现代集成电路中最重要的元件之一,MOS晶体管的基本结构包括:半导体衬底;位于半导体衬底表面的栅极结构,所述栅极结构包括:位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层;位于栅极结构两侧半导体衬底中的源漏掺杂区。
随着半导体技术的发展,传统的平面式的MOS晶体管对沟道电流的控制能力变弱,造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件,它一般包括凸出于半导体衬底表面的鳍部,覆盖部分所述鳍部的顶部表面和侧壁的栅极结构,位于栅极结构两侧的鳍部中的源漏掺杂区。
为了满足不同功能的器件需要,需要形成不同宽度的鳍部。
如,为了降低短沟道效应,需要将鳍式场效应晶体管的鳍部的宽度减小。而在变容二极管中,需要将变容二极管的鳍部宽度增加,以减小变容二极管中鳍部的电阻,进而提高变容二极管的品质因子。
然而,现有技术中形成具有不同宽度的鳍部的工艺复杂。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法,以简化工艺。
为解决上述问题,本发明提供一种半导体器件的形成方法,包括:提供半导体衬底,所述半导体衬底包括第一区和第二区,第一区和第二区的半导体衬底上具有鳍部;在第一区的鳍部表面形成第一阻挡层;采用流体化学气相沉积工艺在半导体衬底上形成隔离膜,所述隔离膜覆盖第一阻挡层和第二区的鳍部,所述流体化学气相沉积工艺包括含氧退火,所述含氧退火氧化第二区的鳍部的侧壁,从而形成副产层。
可选的,所述含氧退火为水汽退火。
可选的,所述流体化学气相沉积工艺包括:在半导体衬底上形成覆盖第一阻挡层和第二区鳍部的隔离流体层;进行水汽退火,使所述隔离流体层形成隔离膜。
可选的,所述水汽退火的参数包括:采用的气体包括氧气、臭氧和气态水,退火温度为350摄氏度~750摄氏度。
可选的,所述流体化学气相沉积工艺还包括:进行水汽退火后,对所述隔离膜进行致密化退火处理。
可选的,所述致密化退火处理的参数包括:采用的气体包括氮气,退火温度为800摄氏度~1050摄氏度。
可选的,在第一区的鳍部表面形成第一阻挡层的方法包括:在第一区和第二区的鳍部表面形成第一阻挡层;去除第二区鳍部表面的第一阻挡层。
可选的,所述第一阻挡层的厚度为10埃~40埃。
可选的,所述第一阻挡层的材料为氮化硅、氮氧化硅或者碳氧化硅。
可选的,在进行流体化学气相沉积工艺之前,还包括:在第一阻挡层表面、以及第二区鳍部表面形成第二阻挡层;形成隔离膜后,隔离膜还覆盖第二阻挡层。
可选的,所述第二阻挡层的材料为氧化硅、氮化硅或非晶硅。
可选的,所述第二阻挡层的厚度为8埃~30埃。
可选的,所述隔离膜的材料为氧化硅。
可选的,所述鳍部的顶部表面具有掩膜层;所述隔离膜还覆盖所述掩膜层。
可选的,还包括:去除高于鳍部顶部表面的隔离膜和第一阻挡层;回刻蚀隔离膜、第一阻挡层和副产层,使隔离膜、第一阻挡层和副产层的表面低于鳍部的顶部表面。
可选的,所述鳍部的材料为硅、锗或锗化硅。
与现有技术相比,本发明的技术方案具有以下优点:
本发明提供的半导体器件的形成方法,利用形成隔离膜采用的流体化学气相沉积工艺中的含氧退火,使含氧退火作用于第二鳍部。在含氧退火的过程中,含氧退火能氧化第二区鳍部的侧壁,使得第二区的鳍部的宽度减小。从而使得第二区的鳍部的宽度小于第一区鳍部的宽度。由于无需利用额外的工艺使第二区鳍部的宽度减小,因此使得半导体器件的形成工艺得到简化。
附图说明
图1至图8是本发明一实施例中半导体器件形成过程的结构示意图;
图9至图14是本发明另一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述,现有技术中形成具有不同宽度的鳍部的工艺复杂。
一种半导体器件的形成方法,包括:提供半导体衬底,所述半导体衬底包括第一区和第二区,第一区和第二区的半导体衬底上具有鳍部;在第一区的鳍部表面形成第一掩膜层,所述第一掩膜层暴露出第二区鳍部的表面;以第一掩膜层为掩膜,氧化第二区鳍部表面,在第二区鳍部表面形成氧化层;以第一掩膜层为掩膜,刻蚀去除所述氧化层,从而使得第二区鳍部的宽度减小;去除第一掩膜层。从而使得第一区鳍的宽度大于第二区鳍部的宽度。
然而,上述方法的工艺复杂,经过研究发现,原因在于:
为了减小第二区鳍部的宽度,需要形成第一掩膜层,并采用氧化工艺氧化第二区鳍部的表面;还需要利用刻蚀工艺去除氧化层;去除氧化层后,需要去除第一掩膜层。可见需要经过上述四道工序才能达到减小第二区鳍部宽度的目的。导致半导体器件的形成工艺较为复杂。
在此基础上,本发明提供一种半导体器件的形成方法,包括:提供半导体衬底,所述半导体衬底包括第一区和第二区,第一区和第二区的半导体衬底上具有鳍部;在第一区的鳍部表面形成第一阻挡层;采用流体化学气相沉积工艺在半导体衬底上形成隔离膜,所述隔离膜覆盖第一阻挡层和第二区的鳍部,所述流体化学气相沉积工艺包括含氧退火,所述含氧退火氧化第二区的鳍部的侧壁,从而形成副产层。
本发明利用形成隔离膜采用的流体化学气相沉积工艺中的含氧退火,使含氧退火作用于第二鳍部。在含氧退火的过程中,含氧退火能氧化第二区鳍部的侧壁,使得第二区的鳍部的宽度减小。从而使得第二区的鳍部的宽度小于第一区鳍部的宽度。由于无需利用额外的工艺使第二区鳍部的宽度减小,因此使得半导体器件的形成工艺得到简化。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
图1至图8是本发明一实施例中半导体器件形成过程的结构示意图。
参考图1,提供半导体衬底100,所述半导体衬底100包括第一区Ⅰ和第二区Ⅱ,第一区Ⅰ和第二区Ⅱ的半导体衬底100上具有鳍部110。
所述半导体衬底100为后续形成半导体器件提供工艺平台。
所述半导体衬底100的材料可以是单晶硅,多晶硅或非晶硅;半导体衬底100的材料也可以是硅、锗、锗化硅、砷化镓等半导体材料;所述半导体衬底100还可以是其它半导体材料,这里不再一一举例。本实施例中,所述半导体衬底100的材料为单晶硅。
本实施例中,鳍部110通过刻蚀半导体衬底100而形成。
具体的,在所述半导体衬底100上形成掩膜层120,所述掩膜层120定义出鳍部110的位置;以所述掩膜层120为掩膜,刻蚀部分半导体衬底100,从而形成鳍部110。
本实施例中,所述掩膜层120的材料为氮化硅或者氮氧化硅。在其它实施例中,所述掩膜层的材料为光刻胶。
本实施例中,形成鳍部110后,保留掩膜层120。在其它实施例中,在形成鳍部后,去除掩膜层。
本实施例中,所述掩膜层120能够保护鳍部110的顶部表面,使得鳍部110的顶部表面不会受到后续含氧退火的影响。
需要说明的是,在其它实施例中,也可以是:在所述半导体衬底上形成鳍部材料层(未图示);图形化所述鳍部材料层,从而形成鳍部。
所述鳍部110的材料为硅、锗或锗化硅。具体的,所述鳍部110的材料为单晶硅、单晶锗或单晶锗化硅。
第一区Ⅰ的鳍部110的数量为一个或者多个,第二区Ⅱ的鳍部110的数量为一个或者多个。本实施例中,以第一区Ⅰ的鳍部110的数量为两个,第二区Ⅱ的鳍部110的数量为两个作为示例。
若形成鳍部110后保留掩膜层120,那么在后续形成第一阻挡层之前,还可以包括:形成覆盖鳍部110侧壁的界面层(未图示)。若形成鳍部110后没有保留掩膜层120,那么在后续形成第一阻挡层之前,还可以包括:形成覆盖鳍部110的顶部表面和侧壁的界面层。
所述界面层用以修复在形成鳍部110过程中造成的刻蚀损伤。本实施例中,所述界面层的材料为氧化硅。形成所述界面层的工艺为线性氧化工艺。
所述界面层还能够在一定程度上减缓后续含氧退火对第二区Ⅱ鳍部110的氧化速度,利于控制水汽退火后第二区Ⅱ鳍部110的宽度。
接着,在第一区Ⅰ的鳍部110表面形成第一阻挡层。
具体的,参考图2,在第一区Ⅰ和第二区Ⅱ的鳍部110表面形成第一阻挡层130;参考图3,去除第二区Ⅱ鳍部110表面的第一阻挡层130。
在第一区Ⅰ和第二区Ⅱ的鳍部110表面形成第一阻挡层130的工艺为沉积工艺,如等离子体化学气相沉积工艺、亚大气压化学气相沉积工艺、低压化学气相沉积工艺或原子层沉积工艺。
去除第二区Ⅱ鳍部110表面的第一阻挡层130的方法包括:形成覆盖第一区Ⅰ的第一阻挡层130的光刻胶层(未图示),所述光刻胶层暴露出第二区的第二阻挡层130;以所述光刻胶层为掩膜,采用干刻工艺或者湿刻工艺刻蚀去除第二区的第二阻挡层130;去除所述光刻胶层。
本实施例中,由于保留了掩膜层120,因此所述第一阻挡层130还覆盖第一区Ⅰ的掩膜层120。
本实施例中,第一阻挡层130的材料为氮化硅。在其它实施例中,所述第一阻挡层的材料氮氧化硅或者碳氧化硅。
由于第一阻挡层130覆盖第一区Ⅰ的鳍部110侧壁,且暴露出第二区Ⅱ鳍部110的侧壁,因此使得后续在含氧退火的过程中,第一阻挡层130阻隔含氧退火对第一区Ⅰ的鳍部110的氧化,第一阻挡层130仅对第二区Ⅱ鳍部110进行氧化,相应的,第一阻挡层130的厚度大于等于第一阈值。或者是:含氧退火对第一区Ⅰ鳍部110的氧化速率小于对第二区Ⅱ鳍部110的氧化速率,相应的,本实施例中,第一阻挡层130的厚度大于零且小于第一阈值。
本实施例中,第一阈值为10埃~35埃,如10埃、20埃或35埃。
需要说明的是,当所述第一阻挡层130的材料为氮化硅时,第一阻挡层130能够用于缓冲后续形成的隔离结构对第一区Ⅰ鳍部110的应力。
接着,采用流体化学气相沉积工艺在半导体衬底100上形成隔离膜,所述隔离膜覆盖第一阻挡层130和第二区Ⅱ鳍部110,所述流体化学气相沉积工艺包括含氧退火,所述含氧退火适于氧化第二区Ⅱ的鳍部110的侧壁。
下面具体介绍采用流体化学气相沉积工艺形成隔离膜的过程。
参考图4,在半导体衬底100上形成覆盖第一阻挡层130和第二区Ⅱ鳍部110的隔离流体层140。
由于鳍部110的顶部表面具有掩膜层120,因此隔离流体层140还覆盖所述掩膜层120。
隔离流体层140中含有大量的氢元素,且所述隔离流体层140为流体状。
形成所述隔离流体层140的参数包括:采用的气体包括NH3和(SiH3)3N,NH3的流量为1sccm~1000sccm,(SiH3)3N的流量为3sccm~800sccm,温度为50摄氏度~100摄氏度。
形成隔离流体层140后,进行含氧退火。一方面,所述含氧退火能够减少隔离流体层140中的氢元素含量;另一方面,所述含氧退火能够氧化第二区Ⅱ的鳍部110的侧壁。
具体的,所述含氧退火为水汽退火。
参考图5,进行水汽退火,使所述隔离流体层140(参考图4)形成隔离膜141。
本实施例中,所述隔离膜141的材料为氧化硅。
所述水汽退火的参数包括:采用的气体包括氧气、臭氧和气态水,退火温度为350摄氏度~750摄氏度。
在所述水汽退火中,分别采用氧气、臭氧和气态水对所述隔离流体层140在350摄氏度~750摄氏度下进行处理。一方面,氧气、臭氧和气态水中的氧元素取代隔离流体层140中的部分氢元素或者全部氢元素,减少隔离流体层140中的氢元素含量;另一方面,在350摄氏度~750摄氏度下,使得隔离流体层140从流体状转变为固态状,从而形成隔离膜141。
另外,所述水汽退火能够氧化第二区Ⅱ的鳍部110的侧壁,被氧化的第二区Ⅱ的鳍部110对应的区域构成副产层(未标示)。
在所述水汽退火中,氧气、臭氧和气态水中的氧元素通过扩散至第二区Ⅱ的鳍部110表面,扩散至第二区Ⅱ的鳍部110表面的氧元素氧化第二区Ⅱ的鳍部110的侧壁,能够使得第二区Ⅱ的鳍部110的宽度减小。
需要说明的是,若第一阻挡层130的厚度小于第一阈值的情况下,那么在水汽退火中,氧气、臭氧和气态水中的氧元素也会扩散至第一区Ⅰ的鳍部110表面,扩散至第一区Ⅰ的鳍部110表面的氧元素氧化第一区Ⅰ的鳍部110的侧壁,使得第一区Ⅰ的鳍部宽度也减小。在此情况下,水汽退火对第一区Ⅰ鳍部110的氧化速率小于对第二区Ⅱ鳍部110的氧化速率,使得水汽退火后,第一区Ⅰ的鳍部110宽度大于第二区Ⅱ的鳍部110。
所述流体化学气相沉积工艺还包括:进行水汽退火后,对所述隔离膜141进行致密化退火处理。
所述致密化退火处理的参数包括:采用的气体包括氮气,退火温度为800摄氏度~1050。
所述致密化退火处理能够将隔离膜141的内部组织结构致密化。另外,若所述隔离膜141中还残留氢元素,所述致密化退火处理能够进一步去除隔离膜141中的氢元素。
参考图6,去除高于掩膜层120顶部表面的隔离膜141和第一阻挡层130。
去除高于掩膜层120顶部表面的隔离膜141和第一阻挡层130的工艺为平坦化工艺,如化学机械研磨工艺。
在其它实施例中,当鳍部的顶部表面不具有掩膜层时,采用平坦化工艺去除高于鳍部顶部表面的隔离膜和第一阻挡层。
接着,回刻蚀隔离膜141、第一阻挡层130和副产层,使隔离膜141、第一阻挡层130和副产层的表面低于鳍部110的顶部表面。
具体的,本实施例中,参考图7,回刻蚀隔离膜141和副产层,使得隔离膜141和副产层的表面低于鳍部110的顶部表面;之后,参考图8,刻蚀去除高于隔离膜141和副产层表面的第一阻挡层130。
本实施例中,由于掩膜层120的材料和第一阻挡层130的材料相同,在去除高于隔离膜141和副产层表面的第一阻挡层130的同时将掩膜层120去除。
在其它实施例中,可以在回刻蚀隔离膜、第一阻挡层和副产层后,去除掩膜层。
需要说明的是,在其它实施例中,当隔离膜、第一阻挡层和副产层的材料均相同时,可以在一个刻蚀工艺中刻蚀隔离膜、第一阻挡层和副产层,使隔离膜、第一阻挡层和副产层的表面低于鳍部的顶部表面。
图9至图14是本发明另一实施例中半导体器件形成过程的结构示意图。
参考图9,图9为在图3基础上形成的示意图,在第一阻挡层130表面、以及第二区Ⅱ鳍部110表面形成第二阻挡层231。
本实施例中,第二阻挡层231的材料为氧化硅。在其它实施例中,所述第二阻挡层231的材料氮化硅或非晶硅。
后续会形成覆盖第二阻挡层231的隔离流体层。后续在对隔离流体层进行含氧退火的过程中,由于隔离流体层和和第二区Ⅱ的鳍部110之间具有第二阻挡层231,避免隔离流体层直接接触第二区Ⅱ的鳍部110。因此使得第二区Ⅱ的第二阻挡层231能够减缓含氧退火对第二区Ⅱ的鳍部110氧化的速度。因此利于对含氧退火后第二区Ⅱ的鳍部110宽度的控制。
所述第二阻挡层231的厚度需要选择合适的范围。若第二阻挡层231的厚度过小,导致对第二区Ⅱ的鳍部110的氧化速度的控制作用下降;若第二阻挡层231的厚度过大,将严重阻碍后续含氧退火对第二区Ⅱ的鳍部110的氧化,需要较长的时间使得第二区Ⅱ的鳍部110达到所需的宽度,导致含氧退火的工艺效率下降。故本实施例中,选择第二阻挡层231的厚度为8埃~30埃。
当第二阻挡层的材料为氮化硅时,第二阻挡层能够用于缓冲后续形成的隔离结构对第二区Ⅱ鳍部110的应力。
接着,采用流体化学气相沉积工艺在半导体衬底100上形成隔离膜,所述隔离膜覆盖第二阻挡层231,所述流体化学气相沉积工艺包括含氧退火,所述含氧退火适于氧化第二区Ⅱ的鳍部110的侧壁。
具体的,参考图10,在半导体衬底100上形成覆盖第二阻挡层231的隔离流体层240。
形成隔离流体层240的工艺参数参照形成隔离流体层140的工艺参数,不再详述。
形成隔离流体层240后,进行含氧退火。一方面,所述含氧退火能够减少隔离流体层240中的氢元素含量;另一方面,所述含氧退火能够氧化第二区Ⅱ的鳍部110的侧壁。
具体的,所述含氧退火为水汽退火。
参考图11,进行水汽退火,使所述隔离流体层240(参考图10)形成隔离膜241。
所述隔离膜241的材料为氧化硅。
水汽退火的参数和作用参照前述实施例,不再详述。
所述水汽退火能够氧化第二区Ⅱ的鳍部110的侧壁,被氧化的第二区Ⅱ的鳍部110对应的区域构成副产层(未标示)。
所述流体化学气相沉积工艺还包括:进行水汽退火后,对所述隔离膜241进行致密化退火处理。
所述致密化退火处理的参数和作用参照前述实施例,不再详述。
需要说明的是,第一区Ⅰ的第二阻挡层231和第一区Ⅰ的鳍部110之间具有第一阻挡层130,而第二区Ⅱ的第二阻挡层231和第二区Ⅱ的鳍部110之间没有第一阻挡层。因此使得在水汽退火过程中,第一区Ⅰ的第二阻挡层231和第一阻挡层130对氧元素的阻碍作用强于第二区Ⅱ的第二阻挡层231对氧元素的阻碍作用。因而可以是:水汽退火对第一区Ⅰ和第二区Ⅱ的鳍部110均进行氧化,但是水汽退火对第一区Ⅰ鳍部110的氧化速率小于对第二区Ⅱ的鳍部110的氧化速率;或者:水汽退火仅对第二区Ⅱ的鳍部110进行氧化。
综上,水汽退火后,使得第二区Ⅱ的鳍部110宽度小于第一区Ⅰ的鳍部110宽度。
参考图12,去除高于掩膜层120顶部表面的隔离膜241、第一阻挡层130和第二阻挡层231。
当鳍部的顶部表面不具有掩膜层时,去除高于鳍部顶部表面的隔离膜、第一阻挡层和第二阻挡层。
之后,回刻蚀隔离膜241、第一阻挡层130、第二阻挡层231和副产层,使隔离膜241、第一阻挡层130、第二阻挡层231和副产层的表面低于鳍部110的顶部表面。
具体的,参考图13,回刻蚀隔离膜241、副产层和第二阻挡层231,使得隔离膜241、副产层和第二阻挡层231的表面低于鳍部110的顶部表面;之后,参考图14,刻蚀去除高于隔离膜241、副产层和第二阻挡层231的表面的第一阻挡层130。
本实施例中,由于掩膜层120的材料和第一阻挡层130的材料相同,在去除高于隔离膜241、副产层和第二阻挡层231的表面的第一阻挡层130的同时,将掩膜层120去除。
需要说明的是,在其它实施例中,当隔离膜、第一阻挡层、第二阻挡层和副产层的材料均相同时,可以在一个刻蚀工艺中刻蚀隔离膜、第一阻挡层、第二阻挡层和副产层,使隔离膜、第一阻挡层、第二阻挡层和副产层的表面低于鳍部的顶部表面。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体器件的形成方法,其特征在于,包括:
提供半导体衬底,所述半导体衬底包括第一区和第二区,第一区和第二区的半导体衬底上具有鳍部;
在第一区的鳍部表面形成第一阻挡层;
采用流体化学气相沉积工艺在半导体衬底上形成隔离膜,所述隔离膜覆盖第一阻挡层和第二区的鳍部,所述流体化学气相沉积工艺包括含氧退火,
所述含氧退火氧化第二区的鳍部的侧壁,从而形成副产层。
2.根据权利要求1所述的半导体器件的形成方法,其特征在于,所述含氧退火为水汽退火。
3.根据权利要求2所述的半导体器件的形成方法,其特征在于,所述流体化学气相沉积工艺包括:在半导体衬底上形成覆盖第一阻挡层和第二区鳍部的隔离流体层;进行水汽退火,使所述隔离流体层形成隔离膜。
4.根据权利要求3所述的半导体器件的形成方法,其特征在于,所述水汽退火的参数包括:采用的气体包括氧气、臭氧和气态水,退火温度为350摄氏度~750摄氏度。
5.根据权利要求3所述的半导体器件的形成方法,其特征在于,所述流体化学气相沉积工艺还包括:进行水汽退火后,对所述隔离膜进行致密化退火处理。
6.根据权利要求5所述的半导体器件的形成方法,其特征在于,所述致密化退火处理的参数包括:采用的气体包括氮气,退火温度为800摄氏度~1050摄氏度。
7.根据权利要求1所述的半导体器件的形成方法,其特征在于,在第一区的鳍部表面形成第一阻挡层的方法包括:在第一区和第二区的鳍部表面形成第一阻挡层;去除第二区鳍部表面的第一阻挡层。
8.根据权利要求1所述的半导体器件的形成方法,其特征在于,所述第一阻挡层的厚度为10埃~40埃。
9.根据权利要求1所述的半导体器件的形成方法,其特征在于,所述第一阻挡层的材料为氮化硅、氮氧化硅或者碳氧化硅。
10.根据权利要求1所述的半导体器件的形成方法,其特征在于,在进行流体化学气相沉积工艺之前,还包括:在第一阻挡层表面、以及第二区鳍部表面形成第二阻挡层;形成隔离膜后,隔离膜还覆盖第二阻挡层。
11.根据权利要求10所述的半导体器件的形成方法,其特征在于,所述第二阻挡层的材料为氧化硅、氮化硅或非晶硅。
12.根据权利要求10所述的半导体器件的形成方法,其特征在于,所述第二阻挡层的厚度为8埃~30埃。
13.根据权利要求1所述的半导体器件的形成方法,其特征在于,所述隔离膜的材料为氧化硅。
14.根据权利要求1所述的半导体器件的形成方法,其特征在于,所述鳍部的顶部表面具有掩膜层;所述隔离膜还覆盖所述掩膜层。
15.根据权利要求1所述的半导体器件的形成方法,其特征在于,还包括:去除高于鳍部顶部表面的隔离膜和第一阻挡层;回刻蚀隔离膜、第一阻挡层和副产层,使隔离膜、第一阻挡层和副产层的表面低于鳍部的顶部表面。
16.根据权利要求1所述的半导体器件的形成方法,其特征在于,所述鳍部的材料为硅、锗或锗化硅。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610646956.8A CN107706112B (zh) | 2016-08-09 | 2016-08-09 | 半导体器件的形成方法 |
US15/665,695 US10157771B2 (en) | 2016-08-09 | 2017-08-01 | Semiconductor device and fabrication method thereof |
EP17185160.3A EP3282485A1 (en) | 2016-08-09 | 2017-08-07 | Semiconductor device and fabrication method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610646956.8A CN107706112B (zh) | 2016-08-09 | 2016-08-09 | 半导体器件的形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN107706112A true CN107706112A (zh) | 2018-02-16 |
CN107706112B CN107706112B (zh) | 2020-07-10 |
Family
ID=59592855
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201610646956.8A Active CN107706112B (zh) | 2016-08-09 | 2016-08-09 | 半导体器件的形成方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10157771B2 (zh) |
EP (1) | EP3282485A1 (zh) |
CN (1) | CN107706112B (zh) |
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Also Published As
Publication number | Publication date |
---|---|
US10157771B2 (en) | 2018-12-18 |
CN107706112B (zh) | 2020-07-10 |
US20180047613A1 (en) | 2018-02-15 |
EP3282485A1 (en) | 2018-02-14 |
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