CN107706153A - 半导体器件的形成方法 - Google Patents
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Abstract
一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有第一鳍部和第二鳍部，第一鳍部具有第一宽度，第二鳍部具有第二宽度，第二宽度大于第一宽度；在半导体衬底上形成覆盖第一鳍部侧壁和第二鳍部侧壁的第一隔离膜；在所述第一隔离膜中形成凹槽，所述凹槽位于第二鳍部一侧，所述凹槽和第二鳍部之间的第一隔离膜形成控制层；采用流体化学气相沉积工艺在所述凹槽中形成第二隔离膜，所述流体化学气相沉积工艺包括含氧退火，所述含氧退火适于氧化第二鳍部的侧壁，从而形成副产层。所述方法能够提高第二鳍部和第一鳍部的宽度一致性。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件的形成方法。
背景技术
MOS(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一，MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。
然而，现有技术中鳍式场效应晶体管构成的半导体器件的鳍部宽度一致性较差。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，以提高第二鳍部和第一鳍部的宽度一致性。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有第一鳍部和第二鳍部，第一鳍部具有第一宽度，第二鳍部具有第二宽度，第二宽度大于第一宽度；在半导体衬底上形成覆盖第一鳍部侧壁和第二鳍部侧壁的第一隔离膜；在所述第一隔离膜中形成凹槽，所述凹槽位于第二鳍部一侧，所述凹槽和第二鳍部之间的第一隔离膜形成控制层；采用流体化学气相沉积工艺在所述凹槽中形成第二隔离膜，所述流体化学气相沉积工艺包括含氧退火，所述含氧退火适于氧化第二鳍部的侧壁，从而形成副产层。
可选的，所述含氧退火为水汽退火。
可选的，所述流体化学气相沉积工艺包括：在所述凹槽中形成隔离流体层；进行水汽退火，使所述隔离流体层形成第二隔离膜。
可选的，所述水汽退火的参数包括：采用的气体包括氧气、臭氧和气态水，退火温度为350摄氏度～750摄氏度。
可选的，所述流体化学气相沉积工艺还包括：进行水汽退火后，对所述第二隔离膜进行致密化退火处理。
可选的，所述致密化退火处理的参数包括：采用的气体包括氮气，退火温度为850摄氏度～1050摄氏度。
可选的，所述控制层沿垂直于第二鳍部侧壁方向上的尺寸为5埃～50埃。
可选的，所述第二隔离膜的材料为氧化硅。
可选的，所述第一隔离膜的材料为氧化硅、氮氧化硅或者碳氧化硅。
可选的，所述第一鳍部和第二鳍部的顶部表面具有第一掩膜层；所述第一隔离膜还覆盖所述第一掩膜层的侧壁。
可选的，所述半导体衬底包括逻辑器件区和核心器件区，逻辑器件区的半导体衬底上具有第三鳍部；所述第一鳍部和第二鳍部位于核心器件区的半导体衬底上；所述第三鳍部包括第三待去除鳍部和第三待保留鳍部；所述第一隔离膜还覆盖第三鳍部；所述半导体器件的形成方法还包括：形成第一隔离膜后，去除第三待去除鳍部。
可选的，去除第三待去除鳍部的方法包括：在所述第一隔离膜上形成第二掩膜层，所述第二掩膜层中具有第一开口，第一开口下方具有第三待去除鳍部；以所述第二掩膜层为掩膜，沿着第一开口刻蚀去除第三待去除鳍部和第三待去除鳍部周围的部分第一隔离膜；去除第二掩膜层。
可选的，所述第二掩膜层中还具有第二开口，第二开口暴露出相邻第二鳍部之间的部分第一隔离膜；所述半导体器件的形成方法还包括：以所述第二掩膜层为掩膜，沿着第二开口刻蚀去除部分第一隔离膜，形成凹槽。
可选的，第一开口和第二开口的尺寸相同。
可选的，形成第一开口的方法包括第一曝光；形成第二开口的方法包括第二曝光；第一曝光和第二曝光采用相同的掩膜版。
可选的，所述第一隔离膜覆盖第一鳍部和第二鳍部的侧壁且暴露出第一鳍部和第二鳍部的顶部表面。
可选的，第二隔离膜还覆盖第一隔离膜、以及第一鳍部和第二鳍部的顶部表面；所述半导体器件的形成方法还包括：去除高于第一鳍部和第二鳍部的顶部表面的第二隔离膜。
可选的，所述第一隔离膜覆盖第一鳍部和第二鳍部的侧壁和顶部表面。
可选的，第二隔离膜还覆盖第一隔离膜；所述半导体器件的形成方法还包括：去除高于第一鳍部和第二鳍部的顶部表面的第二隔离膜和第一隔离膜。
可选的，还包括：回刻蚀第一隔离膜、第二隔离膜和副产层，使第一隔离膜、第二隔离膜和副产层的表面低于第一鳍部和第二鳍部的顶部表面；或者：回刻蚀第一隔离膜、第二隔离膜和副产层，使第一隔离膜和副产层的表面低于第一鳍部和第二鳍部的顶部表面，且去除第二隔离膜；或者：回刻蚀第一隔离膜、第二隔离膜和副产层，使第一隔离膜的表面低于第一鳍部和第二鳍部的顶部表面，且去除第二隔离膜和副产层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体器件的形成方法，利用形成第二隔离膜采用的流体化学气相沉积工艺中的含氧退火，使所述含氧退火作用于第二鳍部。一方面，在含氧退火的过程中，含氧退火能够氧化第二鳍部的侧壁，使得凹槽侧部的第二鳍部经过含氧退火后对应的宽度减小，因此使得凹槽侧部的第二鳍部经过水汽处理后对应的宽度和第一宽度之间的差值能够小于第二宽度与第一宽度之间的差值。因而提高了第二鳍部和第一鳍部的宽度一致性。另一方面，无需额外的含氧退火，简化了工艺。
其次，所述控制层能够减缓含氧退火对第二鳍部的氧化速率，使得含氧退火后所述凹槽侧部的第二鳍部的宽度较为容易得到控制。
附图说明
图1是一种半导体器件的结构图；
图2为沿着图1中切割线A-A1获得的剖面图；
图3至图9是本发明一实施例中半导体器件形成过程的结构示意图；
图10至图18是本发明另一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术中形成的半导体器件的鳍部宽度一致性较差。
图1是一种半导体器件的结构图，图2为沿着图1中切割线A-A1获得的剖面图，所述半导体器件为SRAM器件，所述半导体器件包括：半导体衬底100；两个第一鳍部110，位于半导体衬底100上；鳍部组，鳍部组位于半导体衬底100上，所述鳍部组包括两个相邻的第二鳍部111；两个第一鳍部110分别位于鳍部组的两侧，第一鳍部110和第二鳍部111相邻。
第一鳍部110和第二鳍部111通过直接图形化半导体衬底100而形成。
相邻第二鳍部111之间的距离为30nm～100nm。
为了方便说明，将相邻第一鳍部110和第二鳍部111之间的凹槽称为第一凹槽，将相邻第二鳍部111之间的凹槽称为第二凹槽。
然而，基于工艺设计的需要，相邻的第一鳍部110和第二鳍部111之间的距离小于相邻的第二鳍部111之间的距离。因此导致在图形化所述半导体衬底100的过程中，需要刻蚀去除较少的半导体衬底100的材料以形成第一凹槽，对应产生的副产物较少。因此导致在图形化所述半导体衬底100的过程中，需要刻蚀去除较多的半导体衬底100的材料以形成第二凹槽，对应产生的副产物较多。由于第一凹槽侧壁形成的副产物相对于第二凹槽侧壁形成的副产物较少，且副产物的聚集会降低刻蚀速率，因此导致对第一凹槽侧壁的刻蚀速率大于对第二凹槽侧壁的刻蚀速率。从而导致第一鳍部110的宽度小于第二鳍部111的宽度。降低了第一鳍部110和第二鳍部111的宽度一致性。
在此基础上，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有第一鳍部和第二鳍部，第一鳍部具有第一宽度，第二鳍部具有第二宽度，第二宽度大于第一宽度；在半导体衬底上形成覆盖第一鳍部侧壁和第二鳍部侧壁的第一隔离膜；在所述第一隔离膜中形成凹槽，所述凹槽位于第二鳍部一侧，所述凹槽和第二鳍部之间的第一隔离膜形成控制层；采用流体化学气相沉积工艺在所述凹槽中形成第二隔离膜，所述流体化学气相沉积工艺包括含氧退火，所述含氧退火适于氧化第二鳍部的侧壁，从而形成副产层。所述方法能够提高第二鳍部和第一鳍部的宽度一致性。
本发明利用形成第二隔离膜采用的流体化学气相沉积工艺中的含氧退火，使所述含氧退火作用于第二鳍部。一方面，在含氧退火的过程中，含氧退火能够氧化第二鳍部的侧壁，使得凹槽侧部的第二鳍部经过含氧退火后对应的宽度减小，因此使得凹槽侧部的第二鳍部经过水汽处理后对应的宽度和第一宽度之间的差值能够小于第二宽度与第一宽度之间的差值。因而提高了第二鳍部和第一鳍部的宽度一致性。另一方面，无需额外的含氧退火，简化了工艺。其次，所述控制层能够减缓含氧退火对第二鳍部的氧化速率，使得含氧退火后所述凹槽侧部的第二鳍部的宽度较为容易得到控制。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图9是本发明一实施例中半导体器件形成过程的结构示意图。
参考图3，提供半导体衬底200，所述半导体衬底200上具有第一鳍部221和第二鳍部222，第一鳍部221具有第一宽度W1，第二鳍部222具有第二宽度W21，第二宽度W21大于第一宽度W1。
所述半导体衬底200为后续形成半导体器件提供工艺平台。
所述半导体衬底200的材料可以是单晶硅、多晶硅或非晶硅；半导体衬底200的材料也可以是硅、锗、锗化硅、砷化镓等半导体材料；所述半导体衬底200还可以是其它半导体材料，这里不再一一举例。本实施例中，所述半导体衬底200的材料为单晶硅。
所述第一宽度W1指的是垂直于第一鳍部221延伸方向且平行于半导体衬底200表面的方向上的尺寸；所述第二宽度W21指的是垂直于第二鳍部222延伸方向且平行于半导体衬底200表面的方向上的尺寸。
本实施例中，第一鳍部221和第二鳍部222通过刻蚀半导体衬底200而形成。
具体的，在所述半导体衬底200上形成第一掩膜层230，所述第一掩膜层230定义出第一鳍部221和第二鳍部222的位置；以所述第一掩膜层230为掩膜，刻蚀部分半导体衬底200，从而形成第一鳍部221和第二鳍部222。
本实施例中，所述第一掩膜层230的材料为氮化硅或者氮氧化硅。在其它实施例中，所述第一掩膜层的材料为光刻胶。
本实施例中，形成第一鳍部221和第二鳍部222后，保留第一掩膜层230。在其它实施例中，在形成第一鳍部和第二鳍部后，去除第一掩膜层。
需要说明的是，在其它实施例中，也可以是：在所述半导体衬底上形成鳍部材料层(未图示)；图形化所述鳍部材料层，从而形成第一鳍部和第二鳍部。
本实施例中，所述第一鳍部221和第二鳍部222的材料为单晶硅。在其它实施例中，所述第一鳍部和第二鳍部的材料为单晶锗或者单晶锗化硅。所述第一鳍部和第二鳍部也可以选择其它单晶材料。
所述第一鳍部221的数量为一个或者多个。所述第二鳍部222的数量为一个或者多个。本实施例中，以第一鳍部221的数量为两个，第二鳍部222的数量为两个作为示例。
在一个实施例中，由两个第一鳍部221和两个第二鳍部222构成鳍部单元。在一个鳍部单元中，两个相邻的第二鳍部222构成鳍部组，两个第一鳍部221分别位于鳍部组的两侧。在相邻的鳍部单元中，一个鳍部单元中的第一鳍部221和另一个鳍部单元中的第一鳍部221相邻。
在其它实施例中，第一鳍部和第二鳍部的排布可以为其它情况。
基于工艺设计的需要，相邻的第一鳍部221和第二鳍部222之间的距离小于相邻的第二鳍部222之间的距离。为了方便说明，将相邻第一鳍部221和第二鳍部222之间的凹槽称为第一凹槽，将相邻第二鳍部222之间的凹槽称为第二凹槽。
相应的，在图形化所述半导体衬底200以形成第一鳍部221和第二鳍部222的过程中，需要刻蚀去除较少的半导体衬底200的材料以形成第一凹槽，对应产生的副产物较少。在图形化所述半导体衬底200的过程中，需要刻蚀去除较多的半导体衬底200的材料以形成第二凹槽，对应产生的副产物较多。由于第一凹槽侧壁形成的副产物相对于第二凹槽侧壁形成的副产物较少，且副产物的聚集会降低刻蚀速率，因此导致对第一凹槽侧壁的刻蚀速率大于对第二凹槽侧壁的刻蚀速率。从而使得第一鳍部221的第一宽度W1小于第二鳍部222的第二宽度W21。
参考图4，在所述半导体衬底200上形成覆盖第一鳍部221侧壁和第二鳍部222侧壁的第一隔离膜240。
所述第一隔离膜240的材料为氧化硅、氮氧化硅或者碳氧化硅。
本实施例中，形成第一隔离膜240的方法包括：采用沉积工艺形成覆盖所述第一鳍部221、第二鳍部222、第一掩膜层230半导体衬底200的第一隔离初始膜(未图示)，所述第一隔离初始膜的表面高于第一掩膜层230的顶部表面；去除高于第一掩膜层230顶部表面的第一隔离初始膜，从而形成第一隔离膜240。
形成第一隔离初始膜的工艺为沉积工艺，如流体化学气相沉积工艺、亚大气压化学气相沉积工艺、高密度等离子体化学气相沉积工艺、低压化学气相沉积工艺。当采用流体化学气相沉积工艺形成第一隔离初始膜时，使得第一隔离初始膜的填充效果较好。
在其它实施例中，可以去除高于第一掩膜层顶部表面的部分第一隔离初始膜，使得第一隔离膜覆盖第一掩膜层、第一鳍部和第二鳍部。
在其它实施例中，当没有形成第一掩膜层时，所述第一隔离初始膜的表面高于第一鳍部和第二鳍部的顶部表面；需要去除高于第一鳍部和第二鳍部的顶部表面的第一隔离初始膜，从而形成第一隔离膜。
当没有形成第一掩膜层时，在一个实施例中，第一隔离膜覆盖第一鳍部和第二鳍部的侧壁且暴露出第一鳍部和第二鳍部的顶部表面；在另一个实施例中，第一隔离膜覆盖第一鳍部和第二鳍部的侧壁和顶部表面。
参考图5，在所述第一隔离膜240中形成凹槽250，所述凹槽250位于第二鳍部222一侧，所述凹槽250和第二鳍部222之间的第一隔离膜240形成控制层。
形成所述凹槽250的工艺为干法刻蚀工艺或者湿法刻蚀工艺。
后续在所述凹槽250中形成隔离流体层。在对隔离流体层进行含氧退火的过程中，由于隔离流体层和第二鳍部222之间具有控制层，避免隔离流体层直接接触第二鳍部222，因此使得控制层能够减缓含氧退火对第二鳍部222氧化的速度，从而利于对含氧退火后所述凹槽侧部的第二鳍部222的宽度的精准控制。具体的，含氧退火后，所述凹槽250侧部的第二鳍部222的宽度为第三宽度。
所述控制层沿垂直于第二鳍部222侧壁方向上的尺寸需要选择合适的范围。若所述控制层沿垂直于第二鳍部222侧壁方向上的尺寸过小，导致对第二鳍部222氧化的速度的控制作用下降；若所述控制层沿垂直于第二鳍部222侧壁方向上的尺寸过大，将严重阻碍含氧退火对第二鳍部222氧化，需要较长的时间使得第二鳍部222达到第三宽度，使得含氧退火的工艺效率下降。故本实施例中，选择所述控制层沿垂直于第二鳍部222侧壁方向上的尺寸为5埃～50埃。
本实施例中，采用单独的一道刻蚀工艺刻蚀第一隔离膜240以形成凹槽250。在其它实施例中，可以利用其它工艺制程中的刻蚀步骤一并实现对第一隔离膜的刻蚀。
本实施例中，所述凹槽250沿半导体衬底200表面法线方向上的尺寸小于第一隔离膜240沿半导体衬底200表面法线方向上的尺寸，使得凹槽250未暴露出半导体衬底200表面。相应的，需要去除较少的第一隔离膜240，使得工艺效率提高，成本降低。
在其它实施例中，所述凹槽沿半导体衬底表面法线方向上的尺寸等于第一隔离膜沿着半导体衬底表面法线方向上的尺寸，使得凹槽暴露出半导体衬底表面。
接着，采用流体化学气相沉积工艺在所述凹槽250中形成第二隔离膜，所述流体化学气相沉积工艺包括含氧退火，所述含氧退火适于氧化第二鳍部222的侧壁。
下面具体介绍采用流体化学气相沉积工艺形成第二隔离膜的过程。
参考图6，在所述凹槽250(参考图5)中形成隔离流体层260。
在所述凹槽250中、以及第一鳍部221和第二鳍部222上、第一隔离膜240表面形成隔离流体层260。
本实施例中，由于形成了第一掩膜层230，因此隔离流体层260还覆盖所述第一掩膜层230。
隔离流体层260中含有大量的氢元素，且所述隔离流体层260为流体状。
形成所述隔离流体层260的参数包括：采用的气体包括NH3和(SiH3)3N，NH3的流量为1sccm～1000sccm，(SiH3)3N的流量为3sccm～800sccm，温度为50摄氏度～100摄氏度。
形成隔离流体层260后，进行含氧退火。一方面，所述含氧退火能够减少隔离流体层260中的氢元素含量；另一方面，所述含氧退火能够氧化第二鳍部222的侧壁。
具体的，所述含氧退火为水汽退火。
参考图7，进行水汽退火，使所述隔离流体层260(参考图6)形成第二隔离膜261。
本实施例中，所述第二隔离膜260的材料为氧化硅。
所述水汽退火的参数包括：采用的气体包括氧气、臭氧和气态水，退火温度为350摄氏度～750摄氏度。
在所述水汽退火中，分别采用氧气、臭氧和气态水对所述隔离流体层260在350摄氏度～750摄氏度下进行处理。一方面，氧气、臭氧和气态水中的氧元素取代隔离流体层260中的部分氢元素或者全部氢元素，减少隔离流体层260中的氢元素含量；另一方面，在350摄氏度～750摄氏度下，使得隔离流体层260从流体状转变为固态状，从而形成第二隔离膜261。
另外，所述水汽退火能够氧化第二鳍部222的侧壁，被氧化的第二鳍部222对应的区域构成副产层(未标示)。
在所述水汽退火中，氧气、臭氧和气态水中的氧元素通过控制层扩散至第二鳍部222表面，扩散至第二鳍部222表面的氧元素氧化第二鳍部222的侧壁，使得所述凹槽250侧部的第二鳍部222的宽度减小。
所述流体化学气相沉积工艺还包括：进行水汽退火后，对所述第二隔离膜261进行致密化退火处理。
所述致密化退火处理的参数包括：采用的气体包括氮气，退火温度为850摄氏度～1050摄氏度。
所述致密化退火处理能够将第二隔离膜261的内部组织结构致密化。另外，若所述第二隔离膜261中还残留氢元素，所述致密化退火处理能够进一步去除第二隔离膜261中的氢元素。
水汽退火后，所述凹槽250侧部的第二鳍部222具有第三宽度W22，第三宽度W22小于第二宽度W21。
由于第三宽度W22小于第二宽度W21，因此能够使得第三宽度W22和第一鳍部221的第一宽度W1之间的差值小于第二宽度W21和第一鳍部221的第一宽度W1之间的差值。提高了第二鳍部222和第一鳍部221的宽度一致性。
参考图8，去除高于第一掩膜层230顶部表面的第二隔离膜261。
当没有形成第一掩膜层时，需要去除高于第一鳍部和第二鳍部顶部表面的第二隔离膜；当没有形成第一掩膜层，且第一隔离膜覆盖第一鳍部和第二鳍部的顶部表面时，需要去除高于第一鳍部和第二鳍部顶部表面的第二隔离膜和第一隔离膜；当第一隔离膜覆盖第一掩膜层时，需要去除高于第一掩膜层顶部表面的第二隔离膜和第一隔离膜。
参考图9，回刻蚀第一隔离膜240、第二隔离膜261和副产层，使第一隔离膜240、第二隔离膜261和副产层的表面低于第一鳍部221和第二鳍部222的顶部表面。
在其它实施例中，回刻蚀第一隔离膜、第二隔离膜和副产层，使第一隔离膜和副产层的表面低于第一鳍部和第二鳍部的顶部表面，且去除第二隔离膜；或者是：回刻蚀第一隔离膜、第二隔离膜和副产层，使第一隔离膜的表面低于第一鳍部和第二鳍部的顶部表面，且去除第二隔离膜和副产层。
本实施例中，在回刻蚀第一隔离膜240、第二隔离膜261和副产层的过程中，还去除了第一掩膜层230。
图10至图18是本发明另一实施例中半导体器件形成过程的结构示意图。
参考图10，提供半导体衬底300，所述半导体衬底300包括逻辑器件区Ⅰ和核心器件区Ⅱ，所述核心器件区Ⅱ的半导体衬底300上具有第一鳍部321和第二鳍部322，所述逻辑器件区Ⅰ的半导体衬底300上具有第三鳍部323，第一鳍部321具有第一宽度，第二鳍部322具有第二宽度，第二宽度大于第一宽度。
所述半导体衬底300的材料参照半导体衬底200的材料。
第一鳍部321、第二鳍部322和第三鳍部323的材料参照前述实施例。
第一鳍部321和第二鳍部322的形成方法参照第一鳍部221和第二鳍部222的形成方法，不再详述。
第三鳍部323的形成方法可以为双重图形化工艺。
所述第三鳍部323包括第三待去除鳍部和第三待保留鳍部，第三待去除鳍部均和第三待保留鳍部相邻。
相邻第三鳍部323之间的距离为第一距离。
相邻第二鳍部322之间的距离为第二距离。
本实施例中，第二距离大于第一距离且小于两倍的第一距离。所述第二距离还可以小于等于第一距离；所述第二距离可以大于等于两倍的第一距离。
当第二距离小于两倍的第一距离时，能够避免后续在形成第二隔离膜的过程中，含氧退火对第三鳍部323的影响。
参考图11，在所述半导体衬底300上形成覆盖第一鳍部321、第二鳍部322和第三鳍部323的第一隔离膜340。
第一隔离膜340的材料、形成方法参照前述实施例，不再详述。
参考图12，在所述第一隔离膜340上形成第二掩膜层350，所述第二掩膜层中具有第一开口351和第二开口352，第一开口351下方具有第三待去除鳍部，第二开口352暴露出相邻第二鳍部322之间的部分第一隔离膜340。
本实施例中，第一开口351和第二开口352的尺寸相同。在其它实施例中，第一开口和第二开口的尺寸不相同。
第二掩膜层350的材料为光刻胶。
形成第一开口351和第二开口352的方法包括：在所述第一隔离膜340上形成光刻胶层(未图示)；采用第一掩膜版对所述光刻胶层进行第一曝光，第一曝光用于定义出第一开口351和位置；采用第二掩膜板对所述光刻胶层进行第二曝光，第二曝光用于定义出第二开口352的位置；进行第一曝光和第二曝光后，对所述光刻胶层进行显影，从而形成第一开口351和第二开口352。
本实施例中，由于第一开口351和第二开口352的尺寸相同，因此第一曝光和第二曝光能够采用相同的掩膜板，即第一掩膜板和第二掩膜版相同。
参考图13，以所述第二掩膜层350为掩膜，沿着第一开口351刻蚀去除第三待去除鳍部和第三待去除鳍部周围的部分第一隔离膜340；以所述第二掩膜层350为掩膜，沿着第二开口352刻蚀去除部分第一隔离膜340，形成凹槽360。
所述凹槽360位于第二鳍部322一侧，所述凹槽360和第二鳍部322之间的第一隔离膜340形成控制层。
本实施例的控制层的厚度参照前一实施例中控制层的厚度。
本实施例中，沿着第一开口351刻蚀去除第三待去除鳍部和第三待去除鳍部周围的部分第一隔离膜340、以及沿着第二开口352刻蚀去除部分第一隔离膜340在一个刻蚀工艺步骤中进行。相应的，所述凹槽360沿半导体衬底300表面法线方向上的尺寸等于第一隔离膜340沿着半导体衬底300表面法线方向上的尺寸，凹槽360暴露出半导体衬底300表面。
在其它实施例中，可以是，先形成第一开口，沿第一开口刻蚀去除第三待去除鳍部和第三待去除鳍部周围的部分第一隔离膜；之后，形成第二开口，沿着第二开口刻蚀去除部分第一隔离膜，在所述第一隔离膜中形成凹槽。相应的，凹槽可以暴露出半导体衬底表面，也可以不暴露出半导体衬底表面。
参考图14，去除所述第二掩膜层350(参考图13)。
接着，采用流体化学气相沉积工艺在所述凹槽360中形成第二隔离膜，所述流体化学气相沉积工艺包括含氧退火，所述含氧退火适于氧化第二鳍部322的侧壁。
下面介绍形成第二隔离膜的过程。
接着，参考图15，在所述凹槽360(参考图14)中形成隔离流体层370。
具体的，在所述凹槽360中、以及第一鳍部321、第二鳍部322和第三鳍部323上、第一隔离膜340表面形成隔离流体层370。
所述隔离流体层370的材料、形成参数参照前述实施例中，不再详述。
形成隔离流体层370后，进行含氧退火。一方面，所述含氧退火能够减少隔离流体层370中的氢元素含量；另一方面，所述含氧退火能够氧化第二鳍部322的侧壁。
具体的，所述含氧退火为水汽退火。
参考图16，进行水汽退火，使所述隔离流体层370(参考图15)形成第二隔离膜371。
所述第二隔离膜的材料参照前述实施例。
所述水汽退火的工艺过程以及参数参照前述实施例。
所述水汽退火能够氧化第二鳍部322的侧壁，被氧化的第二鳍部322对应的区域构成副产层。
水汽退火后，所述凹槽360侧部的第二鳍部322具有第三宽度，第三宽度小于第二宽度。
水汽退火后，还可以包括：对所述第二隔离膜371进行致密化退火处理。所述致密化退火处理的参数参照前述实施例。
接着，参考图17，去除高于第一鳍部321和第二鳍部322顶部表面的第二隔离膜371。
参考图18，回刻蚀第一隔离膜340、第二隔离膜371和副产层，使第一隔离膜340、第二隔离膜371和副产层的表面低于第一鳍部321和第二鳍部322的顶部表面。
或者：回刻蚀第一隔离膜、第二隔离膜和副产层，使第一隔离膜和副产层的表面低于第一鳍部和第二鳍部的顶部表面，且去除第二隔离膜；或者是：回刻蚀第一隔离膜、第二隔离膜和副产层，使第一隔离膜的表面低于第一鳍部和第二鳍部的顶部表面，且去除第二隔离膜和副产层。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上具有第一鳍部和第二鳍部，第一鳍部具有第一宽度，第二鳍部具有第二宽度，第二宽度大于第一宽度；
在半导体衬底上形成覆盖第一鳍部侧壁和第二鳍部侧壁的第一隔离膜；
在所述第一隔离膜中形成凹槽，所述凹槽位于第二鳍部一侧，所述凹槽和第二鳍部之间的第一隔离膜形成控制层；
采用流体化学气相沉积工艺在所述凹槽中形成第二隔离膜，所述流体化学气相沉积工艺包括含氧退火，所述含氧退火适于氧化第二鳍部的侧壁，从而形成副产层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述含氧退火为水汽退火。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述流体化学气相沉积工艺包括：在所述凹槽中形成隔离流体层；进行水汽退火，使所述隔离流体层形成第二隔离膜。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述水汽退火的参数包括：采用的气体包括氧气、臭氧和气态水，退火温度为350摄氏度～750摄氏度。
5.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述流体化学气相沉积工艺还包括：进行水汽退火后，对所述第二隔离膜进行致密化退火处理。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述致密化退火处理的参数包括：采用的气体包括氮气，退火温度为850摄氏度～1050摄氏度。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述控制层沿垂直于第二鳍部侧壁方向上的尺寸为5埃～50埃。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二隔离膜的材料为氧化硅。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一隔离膜的材料为氧化硅、氮氧化硅或者碳氧化硅。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一鳍部和第二鳍部的顶部表面具有第一掩膜层；所述第一隔离膜还覆盖所述第一掩膜层的侧壁。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体衬底包括逻辑器件区和核心器件区，逻辑器件区的半导体衬底上具有第三鳍部；所述第一鳍部和第二鳍部位于核心器件区的半导体衬底上；所述第三鳍部包括第三待去除鳍部和第三待保留鳍部；所述第一隔离膜还覆盖第三鳍部；所述半导体器件的形成方法还包括：形成第一隔离膜后，去除第三待去除鳍部。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，去除第三待去除鳍部的方法包括：
在所述第一隔离膜上形成第二掩膜层，所述第二掩膜层中具有第一开口，第一开口下方具有第三待去除鳍部；
以所述第二掩膜层为掩膜，沿着第一开口刻蚀去除第三待去除鳍部和第三待去除鳍部周围的部分第一隔离膜；去除第二掩膜层。
13.根据权利要求12所述的半导体器件的形成方法，其特征在于，所述第二掩膜层中还具有第二开口，第二开口暴露出相邻第二鳍部之间的部分第一隔离膜；
所述半导体器件的形成方法还包括：以所述第二掩膜层为掩膜，沿着第二开口刻蚀去除部分第一隔离膜，形成凹槽。
14.根据权利要求13所述的半导体器件的形成方法，其特征在于，第一开口和第二开口的尺寸相同。
15.根据权利要求14所述的半导体器件的形成方法，形成第一开口的方法包括第一曝光；形成第二开口的方法包括第二曝光；第一曝光和第二曝光采用相同的掩膜版。
16.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一隔离膜覆盖第一鳍部和第二鳍部的侧壁且暴露出第一鳍部和第二鳍部的顶部表面。
17.根据权利要求16所述的半导体器件的形成方法，其特征在于，第二隔离膜还覆盖第一隔离膜、以及第一鳍部和第二鳍部的顶部表面；
所述半导体器件的形成方法还包括：去除高于第一鳍部和第二鳍部的顶部表面的第二隔离膜。
18.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一隔离膜覆盖第一鳍部和第二鳍部的侧壁和顶部表面。
19.根据权利要求18所述的半导体器件的形成方法，其特征在于，第二隔离膜还覆盖第一隔离膜；
所述半导体器件的形成方法还包括：
去除高于第一鳍部和第二鳍部的顶部表面的第二隔离膜和第一隔离膜。
20.根据权利要求17或19所述的半导体器件的形成方法，其特征在于，还包括：
回刻蚀第一隔离膜、第二隔离膜和副产层，使第一隔离膜、第二隔离膜和副产层的表面低于第一鳍部和第二鳍部的顶部表面；
或者：回刻蚀第一隔离膜、第二隔离膜和副产层，使第一隔离膜和副产层的表面低于第一鳍部和第二鳍部的顶部表面，且去除第二隔离膜；
或者：回刻蚀第一隔离膜、第二隔离膜和副产层，使第一隔离膜的表面低于第一鳍部和第二鳍部的顶部表面，且去除第二隔离膜和副产层。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103943621A (zh) * | 2013-01-22 | 2014-07-23 | 联华电子股份有限公司 | 浅沟槽隔离结构及其形成方法 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103943621A (zh) * | 2013-01-22 | 2014-07-23 | 联华电子股份有限公司 | 浅沟槽隔离结构及其形成方法 |
| CN105097519A (zh) * | 2014-04-30 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN105719972A (zh) * | 2014-12-04 | 2016-06-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110828460A (zh) * | 2018-08-14 | 2020-02-21 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件及其形成方法 |
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