CN106952873A - 鳍式场效应管的形成方法 - Google Patents

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Abstract

一种鳍式场效应管的形成方法，包括：在所述表面、第一鳍部侧壁表面以及第二鳍部侧壁表面形成衬垫氧化层；在第一区域的衬垫氧化层表面形成绝缘阻挡层；在绝缘阻挡层表面、以及第二区域的衬垫氧化层表面沉积前驱材料层；在含H2O氛围下对前驱材料层进行固化退火处理，将前驱材料层转化为绝缘层，在固化退火处理过程中，第一鳍部侧壁被氧化形成第一氧化层，第二鳍部侧壁被氧化形成第二氧化层，且第一氧化层的厚度小于第二氧化层的厚度；去除部分厚度的绝缘层形成隔离层，且还去除高于隔离层顶部的衬垫氧化层、绝缘阻挡层、第一氧化层以及第二氧化层。本发明在形成隔离层之后，第一鳍部的关键尺寸大于第二鳍部的关键尺寸，且工艺步骤简单。

Description

鳍式场效应管的形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种鳍式场效应管的形成方法。
背景技术
随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。
然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。
然而，现有技术中，当需要形成的鳍式场效应管中的鳍部具有不同的关键尺寸(CD，Critical Dimension)时，往往采用较复杂的工艺形成，因此，亟需提供一种新的鳍式场效应管的形成方法，形成具有不同关键尺寸的鳍部，且工艺步骤简单。
发明内容
本发明解决的问题是提供一种鳍式场效应管的形成方法，使得第一鳍部的关键尺寸与第二鳍部的关键尺寸不同，且形成鳍式场效应管的工艺步骤简单。
为解决上述问题，本发明提供一种鳍式场效应管的形成方法，包括：提供包括第一区域和第二区域的衬底，所述第一区域衬底表面形成有第一鳍部，所述第二区域衬底表面形成有第二鳍部；在所述衬底表面、第一鳍部侧壁表面以及第二鳍部侧壁表面形成衬垫氧化层；在所述第一区域的衬垫氧化层表面形成绝缘阻挡层；在所述第一区域的绝缘阻挡层表面、以及第二区域的衬垫氧化层表面沉积具有流动性的前驱材料层，所述前驱材料层顶部高于第一鳍部顶部以及第二鳍部顶部；在含H2O氛围下对所述前驱材料层进行固化退火处理，将所述前驱材料层转化为绝缘层，其中，在固化退火处理过程中，所述第一鳍部侧壁被氧化形成第一氧化层，所述第二鳍部侧壁被氧化形成第二氧化层，且所述第一氧化层的厚度小于第二氧化层的厚度；去除部分厚度的绝缘层形成隔离层，且还去除高于隔离层顶部的衬垫氧化层、绝缘阻挡层、第一氧化层以及第二氧化层，暴露出第一鳍部部分侧壁表面和第二鳍部部分侧壁表面。
可选的，在形成所述衬垫氧化层之前，所述第一鳍部的关键尺寸与第二鳍部的关键尺寸相同。
可选的，高于所述隔离层的第一鳍部的关键尺寸大于高于所述隔离层的第二鳍部的关键尺寸。
可选的，所述绝缘阻挡层的材料为氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或氮化硼。
可选的，所述绝缘阻挡层的厚度为30埃至50埃。
可选的，形成所述绝缘阻挡层的工艺步骤包括：在所述第一区域的衬垫氧化层表面以及第二区域的衬垫氧化层表面形成绝缘阻挡膜；在所述第一区域的绝缘阻挡膜表面形成图形层；以所述图形层为掩膜，刻蚀去除位于第二区域的绝缘阻挡膜，在所述第一区域衬垫氧化层表面形成绝缘阻挡层。
可选的，采用原子层沉积工艺形成所述绝缘阻挡膜。
可选的，所述第二氧化层的厚度与第一氧化层的厚度之差为3纳米至5纳米。
可选的，在形成所述隔离层之后，所述第一鳍部的关键尺寸与第二鳍部的关键尺寸之间的差值为3纳米至5纳米。
可选的，采用流动性化学气相沉积工艺形成所述前驱材料层。
可选的，所述流动性化学气相沉积工艺采用的前驱物材料包括硅烷、二硅烷、甲基硅烷、二甲基硅烷、三甲基硅烷、四甲基硅烷、正硅酸乙酯、三乙氧基硅烷、八甲基环四硅氧烷、四甲基二硅氧烷、四甲基环四硅氧烷、三甲硅烷基胺、二甲硅烷基胺中的一种或几种。
可选的，所述固化退火处理的氛围气体还包括O3或O2中的一种或多种。
可选的，所述固化退火处理的退火温度为400摄氏度至500摄氏度。
可选的，在进行所述固化退火处理之后，还包括，对所述前驱材料层进行二次退火处理，退火温度为900摄氏度至1100摄氏度，在N2氛围下进行。
可选的，所述隔离层的材料为氧化硅。
可选的，采用湿法刻蚀工艺，刻蚀去除部分厚度的绝缘层形成所述隔离层。
可选的，采用原位水汽生成氧化工艺，形成所述衬垫氧化层。
可选的，所述衬垫氧化层的材料为氧化硅或氮氧化硅。
可选的，在形成衬垫氧化层之前，所述第一鳍部顶部表面以及第二鳍部顶部表面形成有硬掩膜层；所述绝缘阻挡层还覆盖第一区域的硬掩膜层表面；所述绝缘层顶部高于硬掩膜层顶部。
可选的，在去除部分厚度的绝缘层形成隔离层之前，还包括步骤：研磨去除高于硬掩膜层顶部的绝缘层；在形成所述绝缘层之后、形成所述隔离层之前，去除所述硬掩膜层；或者，在形成所述隔离层之后，去除所述硬掩膜层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的鳍式场效应管的形成方法的技术方案中，在衬底表面、第一鳍部侧壁表面以及第二鳍部侧壁表面形成衬垫氧化层后，在第一区域的衬垫氧化层表面还形成绝缘阻挡层；接着，在第一区域的绝缘阻挡层表面、以及第二区域的衬垫氧化层表面沉积具有流动性的前驱材料层；然后在含H2O氛围下对前驱材料层进行固化退火处理，将前驱材料层转化为绝缘层，在固化退火处理过程中，第一鳍部侧壁被氧化形成第一氧化层，第二鳍部侧壁表面被氧化形成第二氧化层，由于第一区域的绝缘阻挡层对H2O分子扩散起到阻挡作用，使得第一鳍部侧壁表面接触的H2O含量比第二鳍部侧壁表面接触到的H2O含量少，因此第一鳍部侧壁被氧化的程度小于第二鳍部侧壁被氧化的程度，使得第一氧化层的厚度小于第二氧化层的厚度；最后，去除部分绝缘层形成隔离层，还去除高于隔离层的绝缘阻挡层、第一氧化层以及第二氧化层，因此高于隔离层的第一鳍部的关键尺寸大于高于隔离层的第二鳍部的关键尺寸，从而获得了具有不同关键尺寸的鳍部，使得器件设计冗余量(margin)得到改善。并且，本发明提供的形成方法工艺简单，且还节约了半导体生产成本。
进一步，所述绝缘阻挡层的厚度为30埃至50埃，使得绝缘阻挡层对H2O分子的扩散具有较强的阻挡作用，提高在形成隔离层后第一鳍部和第二鳍部的关键尺寸之差；并且，由于所述绝缘阻挡层的厚度适中，使得形成前驱材料层的工艺窗口较大，从而使得前驱材料层具有较强的填孔能力，在第一区域实现前驱材料层的无孔洞填充，进而使得相应形成的隔离层中的孔洞减少，提高隔离层的电隔离能力。
附图说明
图1至图10为本发明一实施例提供的鳍式场效应管形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，当形成的鳍部具有不同的关键尺寸时，现有技术提供的鳍式场效应管的形成工艺复杂。
为此，本发明提供一种鳍式场效应管的形成方法，提供包括第一区域和第二区域的衬底，所述第一区域衬底表面形成有第一鳍部，所述第二区域衬底表面形成有第二鳍部，且所述第一鳍部的关键尺寸与第二鳍部的关键尺寸相同；在所述衬底表面、第一鳍部侧壁表面以及第二鳍部侧壁表面形成衬垫氧化层；在所述第一区域的衬垫氧化层表面形成绝缘阻挡层；在所述第一区域的绝缘阻挡层表面、以及第二区域的衬垫氧化层表面沉积具有流动性的前驱材料层，所述前驱材料层顶部高于第一鳍部顶部以及第二鳍部顶部；在含H2O氛围下对所述前驱材料层进行固化退火处理，将所述前驱材料层转化为绝缘层，其中，在固化退火处理过程中，所述第一鳍部侧壁被氧化形成第一氧化层，所述第二鳍部侧壁被氧化形成第二氧化层，且所述第一氧化层的厚度小于第二氧化层的厚度；去除部分厚度的绝缘层形成隔离层，且还去除高于隔离层顶部的衬垫氧化层、绝缘阻挡层、第一氧化层以及第二氧化层，暴露出第一鳍部部分侧壁表面和第二鳍部部分侧壁表面。本发明形成了具有不同关键尺寸的第一鳍部和第二鳍部，且利用了对前驱材料层进行固化退火处理以及去除隔离层的工艺步骤，使得鳍式场效应管的形成工艺简单。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图10为本发明一实施例提供的鳍式场效应管形成过程的剖面结构示意图。
参考图1，提供包括第一区域I和第二区域II的衬底101，所述第一区域I衬底101表面形成有第一鳍部111，所述第二区域II衬底101表面形成有第二鳍部112。
后续会对第一区域I的第一鳍部111和第二区域II的第二鳍部112进行处理，使得第一区域I的第一鳍部111的关键尺寸与第二区域II的第二鳍部112的关键尺寸不同。
本实施例中，所述第一区域I和第二区域II相邻，在其他实施例中，所述第一区域和第二区域还能够相隔。
所述第一区域I衬底101表面形成有若干个分立的第一鳍部111，所述第一鳍部111的数量为1个、2个、5个等任一自然数个，所述第二区域II衬底101表面形成有若干个分立的第二鳍部112，所述第二鳍部112的数量为1个、2个、5个等任一自然数个。本实施例中，以所述第一区域I衬底101表面具有2个第一鳍部111，第二区域II衬底101表面具有2个第二鳍部112为例。
所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或绝缘体上的锗衬底；所述第一鳍部111的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述第二鳍部112的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底101的材料为硅，所述第一鳍部111的材料为硅，所述第二鳍部112的材料为硅。
所述第一鳍部111的关键尺寸(CD，Critical Dimension)与第二鳍部112的关键尺寸相同。形成所述衬底101、第一鳍部111和第二鳍部112的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成硬掩膜层102，所述硬掩膜层102定义待形成的第一鳍部111和第二鳍部112的图形；以所述硬掩膜层102为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底101，位于第一区域I衬底101表面的凸起作为第一鳍部111，位于第二区域II衬底101表面的凸起作为第二鳍部112。
所述硬掩膜层102的材料为氮化硅、氧化硅或氮氧化硅中的一种或多种；所述硬掩膜层102为单层结构或叠层结构。本实施例中，所述硬掩膜层102的材料为氮化硅。
在一个实施例中，形成所述硬掩膜层102的工艺步骤包括：首先形成初始硬掩膜；在所述初始硬掩膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜刻蚀所述初始硬掩膜，在初始衬底表面形成硬掩膜层102；去除所述图形化的光刻胶层。在其他实施例中，所述硬掩膜层的形成工艺还能够包括：自对准双重图形化(SADP，Self-aligned Double Patterned)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned)工艺。所述双重图形化工艺包括LELE(Litho-Etch-Litho-Etch)工艺或LLE(Litho-Litho-Etch)工艺。
本实施例中，在形成所述第一鳍部111和第二鳍部112之后，保留位于第一鳍部111顶部表面的硬掩膜层102，保留位于第二鳍部112顶部表面的硬掩膜层102，因此，所述第一鳍部111顶部和第二鳍部112顶部形成有硬掩膜层102，所述硬掩膜层102起到保护第一鳍部111顶部和第二鳍部112顶部的作用，防止第一鳍部111顶部和第二鳍部112顶部被氧化；并且，后续在进行平坦化工艺时，所述硬掩膜层102顶部表面还能够作为平坦化工艺的停止位置，起到保护第一鳍部111顶部和第二鳍部112顶部的作用。
本实施例中，所述第一鳍部111顶部尺寸小于底部尺寸，所述第二鳍部112顶部尺寸小于底部尺寸。在其他实施例中，所述第一鳍部的侧壁还能够与衬底表面垂直，即第一鳍部顶部尺寸等于底部尺寸；所述第二鳍部的侧壁还能够与衬底表面垂直，即第二鳍部顶部尺寸等于底部尺寸。
参考图2，在所述衬底101表面、第一鳍部111侧壁表面以及第二鳍部112侧壁表面形成衬垫氧化层103。
对所述衬底101、第一鳍部111侧壁表面以及第二鳍部112侧壁表面进行氧化处理，形成所述衬垫氧化层103。由于第一鳍部111顶部以及第二鳍部112顶部形成有硬掩膜层102，所述硬掩膜层102能够避免第一鳍部111顶部以及第二鳍部112顶部被氧化，使得第一鳍部111和第二鳍部112的高度保持不变。
由于第一鳍部111和第二鳍部112为通过刻蚀初始衬底后形成的，所述第一鳍部111或第二鳍部112通常具有凸出的棱角且表面具有缺陷。本实施例中，对第一鳍部111和第二鳍部112进行氧化处理形成衬垫氧化层103，在氧化处理过程中，由于第一鳍部111或第二鳍部112凸出的棱角部分的比表面积更大，更容易被氧化，后续去除衬垫氧化层103之后，不仅第一鳍部111或第二鳍部112表面的缺陷层被去除，且凸出棱角部分也被去除，使第一鳍部111或第二鳍部112的表面光滑，晶格质量得到改善，避免第一鳍部111或第二鳍部112尖端放电问题。
并且，形成的衬垫氧化层103还有利于提高后续形成的隔离层与第一鳍部111、隔离层与第二鳍部112之间的界面性能，减小隔离层与第一鳍部111、隔离层与第二鳍部112之间的界面缺陷。
所述氧化处理可以采用氧等离子体氧化工艺、或者硫酸和过氧化氢的混合溶液氧化工艺。本实施例中，采用原位水汽生成(ISSG，In-situ SteamGeneration)氧化工艺对衬底101、第一鳍部111以及第二鳍部112进行氧化处理，形成所述衬垫氧化层103。由于衬底101、第一鳍部111以及第二鳍部112的材料均为硅，相应形成的衬垫氧化层103的材料为氧化硅。
本实施例中，所述衬垫氧化层103的材料为氧化硅，所述衬垫氧化层103的厚度为5埃至30埃。
参考图3，在所述第一区域I的衬垫氧化层103表面以及第二区域II的衬垫氧化层103表面形成绝缘阻挡膜104。
后续会刻蚀去除位于第二区域II衬垫氧化层103表面的绝缘阻挡膜104，形成位于第一区域I衬垫氧化层103表面的绝缘阻挡层，位于第一区域I的绝缘阻挡层起到减缓后续固化退火处理对第一鳍部111侧壁的氧化速率的作用。
由于后续会刻蚀去除位于第二区域II衬垫氧化层103表面的绝缘阻挡膜104，且所述刻蚀工艺不会对第二区域II的衬垫氧化层103造成刻蚀，因此所述绝缘阻挡膜104的材料与衬垫氧化层103的材料不同。所述绝缘阻挡膜104的材料还为后续易于被去除的材料。同时，所述绝缘阻挡膜104的材料还为绝缘材料，第一区域I中部分绝缘阻挡膜104后续作为鳍式场效应管的隔离层的一部分，起到电学隔离的作用。
为此，所述绝缘阻挡膜104的材料为氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或氮化硼。本实施例中，所述绝缘阻挡膜104的材料为氮化硅，其好处在于，氮化硅具有较高的致密度，对后续固化退火处理过程中的H2O扩散起到较强的阻挡作用，有效的减小与第一鳍部111接触的H2O含量，从而减小第一鳍部111侧壁被氧化的程度。
若绝缘阻挡膜104的厚度过薄，则后续相应形成的绝缘阻挡层的厚度也较薄，使得绝缘阻挡层起到的阻挡H2O扩散能力有限；若绝缘阻挡膜104的厚度过厚，则后续刻蚀去除第二区域II的绝缘阻挡膜104所需的刻蚀时间较长，并且，后续第一区域I形成的绝缘阻挡层的厚度较厚，使得形成前驱材料层的工艺窗口过小，不利于在第一区域I形成孔洞少的前驱材料层。为此，所述绝缘阻挡膜104的厚度为30埃至50埃，例如，所述绝缘阻挡膜104的厚度为40埃。
采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述绝缘阻挡膜104。本实施例中，采用原子层沉积工艺形成所述绝缘阻挡膜104，由于原子层沉积工艺具有较高的台阶覆盖能力，且形成的绝缘阻挡膜104的厚度均匀性好，使得绝缘阻挡膜104各处阻挡H2O扩散能力的差异性小，因此后续第一鳍部111侧壁表面各处被氧化的速率较均匀，使得氧化后的第一鳍部111侧壁仍具有良好形貌。
参考图4，在所述第一区域I的绝缘阻挡膜104表面形成图形层105，所述图形层105暴露出第二区域II的绝缘阻挡膜104表面。
所述图形层105作为后续刻蚀去除第二区域II绝缘阻挡膜104的掩膜。本实施例中，所述图形层105的材料为光刻胶，形成所述图形层105的工艺步骤包括：在所述绝缘阻挡膜104表面涂覆光刻胶层，所述光刻胶层顶部高于硬掩膜层102顶部；对所述光刻胶层进行曝光处理；接着，对曝光处理后的光刻胶层进行显影处理，去除位于第二区域II绝缘阻挡膜104表面的光刻胶层，形成所述图形层105。
在其他实施例中，所述图形层还能够包括底部抗反射涂层以及位于底部抗反射涂层表面的光刻胶层。或者，所述图形层的材料为硬掩膜材料，且所述图形层的材料与绝缘阻挡膜以及衬垫氧化层的材料不同。
参考图5，以所述图形层105为掩膜，刻蚀去除位于第二区域II的绝缘阻挡膜104(参考图4)，在所述第一区域I的衬垫氧化层103表面形成绝缘阻挡层106。
本实施例中，采用干法刻蚀工艺，刻蚀去除位于第二区域II的绝缘阻挡膜104。所述绝缘阻挡膜104的材料与衬垫氧化层103的材料不同，使得干法刻蚀工艺对绝缘阻挡膜104的刻蚀速率大于对衬垫氧化层103的刻蚀速率。
所述绝缘阻挡层106的材料与绝缘阻挡膜104的材料相同，具体的，所述绝缘阻挡层106的材料为氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或氮化硼。本实施例中，所述绝缘阻挡层106的材料为氮化硅，由于氮化硅具有较高致密度，对后续固化退火处理过程中的H2O扩散起到较强的阻挡作用，有效的减小与第一鳍部111侧壁接触的H2O含量，从而减小第一鳍部111侧壁被氧化的速率。
若所述绝缘阻挡层106的厚度过薄，则绝缘阻挡层106起到的阻挡H2O扩散的能力较弱，后续与第一鳍部111侧壁接触的H2O含量高，使得第一鳍部111侧壁被氧化的程度较大，因此在后续固化退火处理后，第一鳍部111和第二鳍部112的关键尺寸的差别小；若绝缘阻挡层106的厚度过厚，则后续在第一区域I形成前驱材料层的工艺窗口小，使得在第一区域I形成的前驱材料有孔洞出现。为此，本实施例中，所述绝缘阻挡层106的厚度为30埃至50埃，例如绝缘阻挡层106的厚度为40埃，使得绝缘阻挡层106具有较强的阻挡H2O扩散的能力，并且，后续在第一区域I形成的前驱材料层具有较高的填孔(gap filling)能力。
参考图6，去除所述图形层105(参考图5)。
本实施例中，所述图形层105的材料为光刻胶，采用灰化工艺或湿法去胶工艺，去除所述图形层105。
参考图7，在所述第一区域I的绝缘阻挡层106表面以及第二区域II的衬垫氧化层103表面形成具有流动性的前驱材料层107，所述前驱材料层107顶部高于第一鳍部111顶部以及第二鳍部112顶部。
所述前驱材料层107为后续形成位于第一鳍部111之间、第二鳍部112之间以及第一鳍部111与第二鳍部112之间的隔离层提供工艺基础。形成所述隔离层的工艺步骤包括：首先在第一鳍部111之间、第二鳍部112之间、第一鳍部111与第二鳍部112之间填充满绝缘层，接着，回刻蚀去除部分厚度的绝缘层，形成暴露出部分第一鳍部111侧壁表面、部分第二鳍部112侧壁表面的隔离层。
随着半导体结构尺寸的不断减小，相邻第一鳍部111、相邻第二鳍部112、第一鳍部111与第二鳍部112之间的距离越来越小，为了改善绝缘层的填充孔隙能力，避免在形成绝缘层时在其中形成孔洞，采用流动性的前驱材料在第一区域I的绝缘阻挡层106表面以及第二区域II的衬垫氧化层103表面形成前驱材料层107，由于前驱材料层107具有流动性以及粘度，因此能在第一鳍部111之间、第二鳍部112之间、第一鳍部111与第二鳍部112之间进行无孔洞填充。
具体的，采用流动性化学气相沉积工艺，形成所述前驱材料层107。在进行流动性化学气相沉积工艺过程中，将衬底101保持在预定的温度范围内，使流动性化学气相沉积工艺的反应前驱物材料能够流动的填充进入第一鳍部111之间、第二鳍部112之间以及第一鳍部111与第二鳍部112之间，从而形成具有流动性的前驱材料层107，所述前驱材料层107顶部高于硬掩膜层102顶部。
本实施例中，在进行流动性化学气相沉积工艺过程中，衬底101的温度小于150℃，例如，衬底101的温度为20℃、50℃、70℃或110℃等。
所述流动性化学气相沉积工艺采用的反应前驱物材料包括：硅烷、二硅烷、甲基硅烷、二甲基硅烷、三甲基硅烷、四甲基硅烷、正硅酸乙酯、三乙氧基硅烷、八甲基环四硅氧烷、四甲基二硅氧烷、四甲基环四硅氧烷、三甲硅烷基胺、二甲硅烷基胺中的一种或几种。还可以使用其他硅烷胺及其衍生物等反应前驱物材料。
本实施例中，采用三基硅氮作为流动性化学气相沉积工艺的反应前驱物材料，在NH3氛围下进行所述流动性化学气相沉积工艺。
具体的，将衬底101置于反应腔室内，流动性化学气相沉积工艺参数为：反应前驱物材料以100sccm至3000sccm的流速进入反应腔室内，NH3以20sccm至1000sccm的流速进入反应腔室内，反应腔室压强为0.1T至10T，反应腔室温度为20℃至150℃，还可以向反应腔室内通入Ar、He或Xe等惰性气体，惰性气体流速为1000sccm至10000sccm。
在本发明的实施例中，所述反应前驱物中含有Si，且流动性化学气相沉积工艺在含氮的气体氛围下进行，因此所述前驱材料层107材料中至少包括硅原子和氮原子，所述前驱材料层107材料中还包括氢原子。具体的，形成的前驱材料层107中含有Si-H、Si-N或Si-N-H等化学键，这些化学键在后续的固化退火处理过程中，氮原子会被O原子置换，使前述化学键被O-Si-O或Si-O所取代，形成材料为SiO2的绝缘层。
参考图8，在含H2O氛围下对所述前驱材料层107(参考图7)进行固化退火处理，将所述前驱材料层107转化为绝缘层108。
本实施例中，在含H2O氛围下，前驱材料层107中的化学键发生断裂或重组，形成新的化学键或功能团，含H2O氛围中的O离子进入前驱材料层107中，断裂的Si键、N键和H键与周围的O离子结合形成新的化学键，如Si-O-H键、Si-O键或O-Si-O键，从而将前驱材料层107转化为绝缘层108，所述绝缘层108的材料为氧化硅，所述绝缘层108的顶部高于硬掩膜层102顶部。
所述固化退火处理的退火氛围气体还包括O2或O3中的一种或多种气体。在一个具体实施例中，所述固化退火处理的退火温度为400摄氏度至500摄氏度。
在含H2O氛围下，H2O会扩散进入至前驱材料层107内，且在第二区域II上，H2O经由衬垫氧化层103扩散至第二鳍部112侧壁表面，第二鳍部112侧壁被氧化形成第二氧化层122；在第一区域I上，H2O经由衬垫氧化层103以及绝缘阻挡层106后扩散至第一鳍部111侧壁表面，第一鳍部111侧壁被氧化形成第一氧化层(未标示)。
由于第一区域I上的绝缘阻挡层106对H2O起到了扩散阻挡作用，使得第一鳍部111侧壁被氧化的程度小于第二鳍部112侧壁被氧化的程度，因此第一氧化层的厚度小于第二氧化层122的厚度。由于在形成第一氧化层和第二氧化层122之前，所述第一鳍部111和第二鳍部112的关键尺寸相同，因此在形成第一氧化层和第二氧化层122之后，所述第一鳍部111的关键尺寸将大于第二鳍部112的关键尺寸。
在一个实施例中，所述第一氧化层的厚度为零，所述第二氧化层122的厚度为3纳米至5纳米；在其他实施例中，所述第一氧化层的厚度还能够大于零。本实施例中，所述第二氧化层122的厚度与第一氧化层的厚度之差为3纳米至5纳米，也就是说，在形成所述第一氧化层和第二氧化层122之后，所述第一鳍部111的关键尺寸与第二鳍部112的关键尺寸之间的差值为3纳米至5纳米。需要说明的是，在其他实施例中，当绝缘阻挡层的厚度发生变化或固化退火处理的工艺参数发生变化时，所述第二氧化层的厚度与第一氧化层的厚度之差也会发生变化。
本实施例中，在含H2O氛围下对前驱材料层107进行固化退火处理后，还包括步骤，对所述前驱材料层107进行二次退火处理，退火温度为900摄氏度至1100摄氏度，例如，退火温度为900摄氏度至1000摄氏度，在N2氛围下进行。
参考图9，研磨去除高于硬掩膜层102(参考图8)顶部的绝缘层108；去除所述硬掩膜层102。
本实施例中，采用化学机械研磨工艺，研磨去除高于硬掩膜层102顶部的绝缘层108，研磨停止位置为硬掩膜层102顶部表面。所述硬掩膜层102起到保护第一鳍部111顶部和第二鳍部112顶部的作用，避免研磨工艺对第一鳍部111顶部和第二鳍部112顶部造成研磨损伤。
采用湿法刻蚀工艺，刻蚀去除所述硬掩膜层102。本实施例中，所述硬掩膜层102的材料为氮化硅，湿法刻蚀工艺的刻蚀液体为磷酸溶液，其中，磷酸质量百分百为65％至85％，溶液温度为120摄氏度至200摄氏度。在刻蚀去除所述硬掩膜层102过程中，位于第一区域I硬掩膜层102表面的绝缘阻挡层106也被刻蚀去除。
参考图10，去除部分厚度的绝缘层108形成隔离层118，且还去除高于隔离层118顶部的衬垫氧化层103、绝缘阻挡层106、第一氧化层以及第二氧化层122，暴露出第一鳍部111部分侧壁表面和第二鳍部112部分侧壁表面。
采用湿法刻蚀工艺、干法刻蚀工艺或者SiCoNi刻蚀系统，刻蚀去除部分厚度的绝缘层108形成隔离层118，还刻蚀去除高于隔离层118顶部的衬垫氧化层103、绝缘阻挡层106、第一氧化层以及第二氧化层122。
本实施例中，在同一道刻蚀工艺中，刻蚀去除部分厚度的绝缘层108，刻蚀去除高于隔离层118顶部的衬垫氧化层103、绝缘阻挡层106、第一氧化层以及第二氧化层122。在一个具体实施例中，采用湿法刻蚀工艺，刻蚀去除部分厚度的绝缘层108，湿法刻蚀工艺的刻蚀液体为氢氟酸溶液；采用湿法刻蚀工艺，刻蚀去除高于隔离层118顶部的绝缘阻挡层106，湿法刻蚀工艺的刻蚀液体为磷酸溶液，磷酸质量百分百为65％至85％，溶液温度为120摄氏度至200摄氏度。
需要说明的是，本发明对去除部分厚度的绝缘层108、高于隔离层118顶部的衬垫氧化层103、绝缘阻挡层106、第一氧化层以及第二氧化层122的工艺不做限制。
由于第一氧化层的厚度小于第二氧化层122的厚度，使得高于隔离层118的第一鳍部111的关键尺寸大于高于隔离层118的第二鳍部112的关键尺寸。本实施例中，在形成隔离层118之后，所述第一鳍部111的关键尺寸大于所述第二鳍部112的关键尺寸，具体的，第一鳍部111的关键尺寸与第二鳍部112的关键尺寸之差为3纳米至5纳米。
需要说明的是，本发明在形成隔离层118之前、形成绝缘层108之后，去除硬掩膜层，在其他实施例中，还能够在形成隔离层之后去除硬掩膜层。
后续的工艺步骤包括：形成横跨第一鳍部111的第一栅极结构，所述第一栅极结构位于第一区域I的隔离层118表面，且所述第一栅极结构覆盖第一鳍部111部分顶部表面和侧壁表面；在所述第一栅极结构两侧的第一鳍部111内形成第一源/漏区；形成横跨第二鳍部112的第二栅极结构，所述第二栅极结构覆盖第二鳍部112部分顶部表面和侧壁表面；在所述第二栅极结构两侧的第二鳍部112内形成第二源/漏区。
本发明中，通过在第一区域的第一鳍部侧壁上形成绝缘阻挡层的方法，减小第一鳍部侧壁被氧化的程度，从而使得在形成隔离层之后，第一鳍部的关键尺寸大于第二鳍部的关键尺寸，获得具有不同关键尺寸的鳍部。同时，本发明利用了对前驱材料层进行固化退火处理的工艺，通过利用固化退火处理过程中第一鳍部侧壁和第二鳍部侧壁被氧化程度的不同，获得具有不同关键尺寸的第一鳍部和第二鳍部，充分的利用了现有技术形成鳍式场效应管必需的工艺步骤，在形成具有不同关键尺寸的鳍部的同时，使得形成鳍式场效应管的工艺步骤简单，降低了形成鳍式场效应管的工艺难度。并且，本发明与现有技术形成具有相同特征尺寸的鳍部的鳍式场效应管的方法相比，仅额外增加了一道光罩。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种鳍式场效应管的形成方法，其特征在于，包括：
提供包括第一区域和第二区域的衬底，所述第一区域衬底表面形成有第一鳍部，所述第二区域衬底表面形成有第二鳍部；
在所述衬底表面、第一鳍部侧壁表面以及第二鳍部侧壁表面形成衬垫氧化层；
在所述第一区域的衬垫氧化层表面形成绝缘阻挡层；
在所述第一区域的绝缘阻挡层表面、以及第二区域的衬垫氧化层表面沉积具有流动性的前驱材料层，所述前驱材料层顶部高于第一鳍部顶部以及第二鳍部顶部；
在含H2O氛围下对所述前驱材料层进行固化退火处理，将所述前驱材料层转化为绝缘层，其中，在固化退火处理过程中，所述第一鳍部侧壁被氧化形成第一氧化层，所述第二鳍部侧壁被氧化形成第二氧化层，且所述第一氧化层的厚度小于第二氧化层的厚度；
去除部分厚度的绝缘层形成隔离层，且还去除高于隔离层顶部的衬垫氧化层、绝缘阻挡层、第一氧化层以及第二氧化层，暴露出第一鳍部部分侧壁表面和第二鳍部部分侧壁表面。
2.如权利要求1所述鳍式场效应管的形成方法，其特征在于，在形成所述衬垫氧化层之前，所述第一鳍部的关键尺寸与第二鳍部的关键尺寸相同。
3.如权利要求1所述鳍式场效应管的形成方法，其特征在于，高于所述隔离层的第一鳍部的关键尺寸大于高于所述隔离层的第二鳍部的关键尺寸。
4.如权利要求1所述鳍式场效应管的形成方法，其特征在于，所述绝缘阻挡层的材料为氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或氮化硼。
5.如权利要求1所述鳍式场效应管的形成方法，其特征在于，所述绝缘阻挡层的厚度为30埃至50埃。
6.如权利要求1所述鳍式场效应管的形成方法，其特征在于，形成所述绝缘阻挡层的工艺步骤包括：在所述第一区域的衬垫氧化层表面以及第二区域的衬垫氧化层表面形成绝缘阻挡膜；在所述第一区域的绝缘阻挡膜表面形成图形层；以所述图形层为掩膜，刻蚀去除位于第二区域的绝缘阻挡膜，在所述第一区域衬垫氧化层表面形成绝缘阻挡层。
7.如权利要求6所述鳍式场效应管的形成方法，其特征在于，采用原子层沉积工艺形成所述绝缘阻挡膜。
8.如权利要求1所述鳍式场效应管的形成方法，其特征在于，所述第二氧化层的厚度与第一氧化层的厚度之差为3纳米至5纳米。
9.如权利要求1所述鳍式场效应管的形成方法，其特征在于，在形成所述隔离层之后，所述第一鳍部的关键尺寸与第二鳍部的关键尺寸之间的差值为3纳米至5纳米。
10.如权利要求1所述鳍式场效应管的形成方法，其特征在于，采用流动性化学气相沉积工艺形成所述前驱材料层。
11.如权利要求10所述鳍式场效应管的形成方法，其特征在于，所述流动性化学气相沉积工艺采用的前驱物材料包括硅烷、二硅烷、甲基硅烷、二甲基硅烷、三甲基硅烷、四甲基硅烷、正硅酸乙酯、三乙氧基硅烷、八甲基环四硅氧烷、四甲基二硅氧烷、四甲基环四硅氧烷、三甲硅烷基胺、二甲硅烷基胺中的一种或几种。
12.如权利要求1所述鳍式场效应管的形成方法，其特征在于，所述固化退火处理的氛围气体包括还包括O3或O2中的一种或多种。
13.如权利要求1所述鳍式场效应管的形成方法，其特征在于，所述固化退火处理的退火温度为400摄氏度至500摄氏度。
14.如权利要求1所述鳍式场效应管的形成方法，其特征在于，在进行所述固化退火处理之后，还包括，对所述前驱材料层进行二次退火处理，退火温度为900摄氏度至1100摄氏度，在N2氛围下进行。
15.如权利要求1所述鳍式场效应管的形成方法，其特征在于，所述隔离层的材料为氧化硅。
16.如权利要求1所述鳍式场效应管的形成方法，其特征在于，采用湿法刻蚀工艺，刻蚀去除部分厚度的绝缘层形成所述隔离层。
17.如权利要求1所述鳍式场效应管的形成方法，其特征在于，采用原位水汽生成氧化工艺，形成所述衬垫氧化层。
18.如权利要求1所述鳍式场效应管的形成方法，其特征在于，所述衬垫氧化层的材料为氧化硅或氮氧化硅。
19.如权利要求1所述鳍式场效应管的形成方法，其特征在于，在形成衬垫氧化层之前，所述第一鳍部顶部表面以及第二鳍部顶部表面形成有硬掩膜层；所述绝缘阻挡层还覆盖第一区域的硬掩膜层表面；所述绝缘层顶部高于硬掩膜层顶部。
20.如权利要求19所述鳍式场效应管的形成方法，其特征在于，在去除部分厚度的绝缘层形成隔离层之前，研磨去除高于硬掩膜层顶部的绝缘层；在形成所述绝缘层之后、形成所述隔离层之前，去除所述硬掩膜层；或者，在形成所述隔离层之后，去除所述硬掩膜层。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107706112A (zh) * 2016-08-09 2018-02-16 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN109830462A (zh) * 2017-11-23 2019-05-31 联华电子股份有限公司 制作半导体元件的方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10522417B2 (en) * 2017-04-27 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device with different liners for PFET and NFET and method of fabricating thereof
CN109300844B (zh) * 2017-07-25 2020-07-10 中芯国际集成电路制造(上海)有限公司 鳍式晶体管及其形成方法
KR102487548B1 (ko) 2017-09-28 2023-01-11 삼성전자주식회사 집적회로 소자
US10629497B2 (en) * 2017-11-02 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device structure and method for enlarging gap-fill window
US11127639B2 (en) * 2019-08-22 2021-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with fin structures
US11133224B2 (en) * 2019-09-27 2021-09-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
US11380782B2 (en) 2020-08-18 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Variable size fin structures
CN112382663B (zh) * 2020-10-12 2021-11-02 西安电子科技大学 一种抗单粒子效应的FinFET器件及制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100197096A1 (en) * 2009-02-04 2010-08-05 Advanced Micro Devices, Inc. Methods for fabricating finfet structures having different channel lengths
US20140367795A1 (en) * 2013-06-12 2014-12-18 International Business Machines Corporation Methods of forming different finfet devices having different fin heights and an integrated circuit product containing such devices
US20150137263A1 (en) * 2013-11-15 2015-05-21 Jae-Hwan Lee Semiconductor device having fin-type field effect transistor and method of manufacturing the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004356114A (ja) * 2003-05-26 2004-12-16 Tadahiro Omi Ｐチャネルパワーｍｉｓ電界効果トランジスタおよびスイッチング回路
US7407851B2 (en) * 2006-03-22 2008-08-05 Miller Gayle W DMOS device with sealed channel processing
US9105685B2 (en) * 2013-07-12 2015-08-11 United Microelectronics Corp. Method of forming shallow trench isolation structure
CN104637817B (zh) * 2013-11-14 2018-03-20 中芯国际集成电路制造(上海)有限公司 制作非对称FinFET的方法
US20150340274A1 (en) * 2014-05-23 2015-11-26 GlobalFoundries, Inc. Methods for producing integrated circuits with an insultating layer
CN105990239B (zh) * 2015-02-06 2020-06-30 联华电子股份有限公司 半导体元件及其制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100197096A1 (en) * 2009-02-04 2010-08-05 Advanced Micro Devices, Inc. Methods for fabricating finfet structures having different channel lengths
US20140367795A1 (en) * 2013-06-12 2014-12-18 International Business Machines Corporation Methods of forming different finfet devices having different fin heights and an integrated circuit product containing such devices
US20150137263A1 (en) * 2013-11-15 2015-05-21 Jae-Hwan Lee Semiconductor device having fin-type field effect transistor and method of manufacturing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107706112A (zh) * 2016-08-09 2018-02-16 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN107706112B (zh) * 2016-08-09 2020-07-10 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN109830462A (zh) * 2017-11-23 2019-05-31 联华电子股份有限公司 制作半导体元件的方法
CN109830462B (zh) * 2017-11-23 2021-06-22 联华电子股份有限公司 制作半导体元件的方法

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