KR100855281B1 - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체 기판을 소자영역과 소자분리영역으로 한정하는 단계; 상기 반도체기판상에 게이트층과 캡핑층을 적층 하는 단계; 상기 캡핑층과 게이트층을 패터닝하여 캡핑층 패턴과 게이트층 패턴을 형성하는 단계; 상기 캡핑층패턴양측아래의 반도체기판내에 게르마늄이온을 주입 하는 단계; 상기 캡핑층패턴을 제거한후 상기 게이트층패턴 양측아래의 반도체 기판내에 LDD이온주입층을 형성하는 단계; 상기 게이트층패턴 양측면에 스페이서를 형성한후 그 스페이서양측아래의 반도체기판내에 소오스/ 드레인을 형성하는 단계; 및 상기 소오스/드레인 및 게이트층패턴표면에 금속실리 사이드막을 형성하는 단계를 포함하여 이루어진다.

Description

반도체소자의 제조방법{Method for fabricating semiconductor device}
도 1 내지 도 6은 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도.
도 7 내지 도 13은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도.
[도면부호의설명]
41 : 반도체기판 43 : 트렌치소자분리막
45 : 감광막 47 : 웰
49 : 게이트산화막 51 : 폴리실리콘
53 : 캡핑층 55 : LDD 이온주입층
57 : 할로이온주입층 59 : 버퍼산화막
61 : 절연막스페이서 63 : 소오스/드레인
65 : 금속실리사이드막
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 게이트 층의 실리사이드 형성문제를 최소화시켜 소자의 전기적 특성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
종래기술에 따른 반도체소자의 제조방법을 도 1 내지 도 6을 참조하여 설명하면 다음과 같다.
도 1 내지 도 6은 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도이다.
종래기술에 따른 반도체소자의 제조방법은, 도 1에 도시된 바와같이, 먼저 소자가 형성될 지역을 확보하고자 반도체기판(11)내에 미리 소자분리영역과 소자영역을 분리하는 트렌치소자분리막(13)을 형성한다.
그다음, 도 2에 도시된 바와같이, 소자가 형성되지 않을 지역을 감광막(14)으로 덮은 상태에서 상기 소자형성지역의 반도체기판(11)내에 이온주입을 실시하여 웰(15)을 형성한후 감광막(14)을 제거한다.
이어서, 도 3에 도시된 바와같이, 상기 반도체기판(11)상에 게이트산화층과 폴리실리콘 또는 실리콘게르마늄층을 순차적으로 적층한후 이들을 게이트마스크(마스크)를 이용하여 선택적으로 제거하여 게이트산화막(17)과 게이트전극(19)을 형성한다.
그다음, 도 4에 도시된 바와같이, 상기 게이트전극(19)양측아래의 반도체기판 (11)내에 LDD이온주입층과 할로(halo)이온주입층을 형성하기 위한 이온주입을 순차적으로 진행하여 LDD이온주입층(21)과 할로이온주입층(23)을 형성한다.
이어서, 도 5에 도시된 바와같이, 상기 게이트전극(19)과 게이트산화막(17) 측면에 버퍼산화층(25)을 형성한후 그 위에 절연막스페이서(27)를 형성한다.
이어서, 도 5에 도시된 바와같이, 상기 절연막스페이서(27)양측아래의 반도체기판(11)내에 소오스/드레인 형성용 불순물을 주입하여 소오스/드레인(29)을 형성한다.
그다음, 도 6에 도시된 바와같이, 상기 전체 구조의 상면에 코발트를 증착한후 이를 1차 및 2차 열처리공정을 진행하여 상기 게이트전극(19)과 소오스/ 드레인(29)표면에 실리사이드막(31)을 형성한다.
그러나, 상기와 같은 종래기술에 의하면, LDD이온주입층과 소오스/드레인의 깊이(즉, 접합깊이)에 따라 소자특성열화, 즉 핫캐리어 효과 및 단채널 효과 등의 문제점을 나타낼 수 있어 보다 얕은 접합 형성이 필요하다.
또한, 소오스/드레인은, 도 6에서와 같이, 이후 금속층과 접촉될 수 있는 부분의 접촉저항을 감소시키기 위해 미리 기판내의 실리콘원자와 반응할 수 있는 금속층을 먼저 증착하고, 한 두차례의 열처리를 통하여 선택적으로 실리사이드층을 형성시키는 공정을 진행하게 되므로써 저항의 문제점을 해결할 수 있다.
그러나, LDD층의 경우는 점점 얕은 접합을 하게 됨에 따라 기생저항이 증가되어 전기의 흐름을 방해하는 문제점을 갖고 있어 반도체소자의 감소에 따라 반드시 해결해야만 한다.
따라서, 이상에서와 같이, 종래기술 이용시에 소자의 크기가 감소함에 따라 MOSFET의 경우 단채널 효과와 더불어 기생저항의 증가에 의해 소자작동의 어려움 및 소자성능의 감소가 야기되므로 그 해결방안으로서 얕은 접합 형성과 함께 실리사이드를 형성하므로써 콘택저항을 낮추는 기술을 사용하게 된다.
그러나, 실리사이드가 형성되지 않는 얕은 접합영역의 경우에는 기생저항의 증가문제를 해결할 수 없어 한계를 갖게 된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 폴리실리콘의 실리사이드화를 최소화시킬 수 있어 소자 성능에 따른 소자 특성 향상 및 수율 향상을 기대할 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 반도체기판을 소자영역과 소자분리영역으로 한정하는 단계; 상기 반도체기판상에 게이트층과 캡핑층을 적층하는 단계; 상기 캡핑층과 게이트층을 패터닝하여 캡핑층 패턴과 게이트층패턴을 형성하는 단계; 상기 캡핑층패턴양측아래의 반도체기판내에 게르마늄이온을 주입하는 단계; 상기 캡핑층패턴을 제거한후 상기 게이트층패턴 양측아래의 반도체기판내에 LDD이온주입층을 형성하는 단계; 상기 게이트층패턴 양측면에 스페이서를 형성한후 그 스페이서양측아래의 반도체기판내에 소오스 /드레인을 형성하는 단계; 및 상기 소오스/드레인 및 게이트층패턴표면에 금속실리 사이드막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 제조방법을 첨부된 도면을 참조하여 상 세히 설명한다.
도 7 내지 도 13은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 제조방법은, 도 7에 도시된 바와같이, 먼저 먼저 소자가 형성될 지역을 확보하고자 반도체기판(41)내에 미리 소자분리영역과 소자영역을 분리하는 트렌치소자분리막(43)을 형성한다. 이때, 상기 트렌치소자 분리막 (43)을 형성하기 위해 버즈빅(bird's beak)이 거의 없이 소자의 고집적화에 따라 소자간에 전기적으로 분리시키는 영역을 축소시킬 수 있는 STI 공정기술을 적용한다.
그다음, 도 8에 도시된 바와같이, 소자가 형성되지 않을 지역에 감광막(45)을 덮은 상태에서 상기 소자형성지역의 반도체기판(41)내에 이온주입을 실시하여 웰(47)을 형성한후 상기 감광막(45)을 제거한다. 이때, 서로 다른 종류의 소자를 구현하기 위하여 상기 설명된 방법을 두 번의 반복적인 공정을 수행하게 된다. 예를들어, NMOSFET의 경우는 보론을 이용한 P 웰을, PMOSFET의 경우는 포스포러스 및 아세닉을 이용한 N 웰을 형성하게 된다.
이어서, 도 9에 도시된 바와같이, 상기 반도체기판(41)상에 게이트산화막 (49)과 폴리실리콘 또는 실리콘게르마늄층(51) 및 캡핑층(53)을 순차적으로 적층한다. 이때, 상기 캡핑층(53) 증착은 경우에 따라 게이트만의 추가 도핑시에는 도핑공정진행후에 진행한다. 또한, 상기 캡핑층(53) 증착시에는 HLD 또는 TEOS 등의 산화막 계열물질과 SiN 또는 Si3N4 등의 나이트라이드 계열 물질 중 어느 하나를 사용한다. 그리고, 상기 캡핑층(53)의 증착 두께는 300 내지 1000 Å 범위를 갖는다.
그다음, 도 10에 도시된 바와같이, 이들을 게이트마스크(미도시)에 의해 선택적으로 제거하여 게이트산화막패턴(49a)과 게이트전극(51a) 및 캡핑층패턴(53a)을 형성한다. 이때, 상기 캡핑층패턴(53a)은 마스크없이 전면 이온주입시 게이트전극을 형성하기 위한 폴리실리콘에 이온주입되는 것을 막는 역할을 하게 된다. 또한, 상기 캡핑층패턴(53a)의 제거공정은, Ge 이온주입 공정직후에 진행하며, 후속 스페이서 형성직전에 제거할 수도 있다. 이때, 캐핑층 제거시에 습식용액을 사용하며, HF 계열의 용액을 이용한다.
한편, 상기 게이트전극의 도핑은 후속공정인 소오스/드레인 형성공정 진행시 그와 동시에 도핑하거나 추가적인 도핑 필요시에 게이트 패터닝 전에 이온주입하는 경우도 있다.
이어서, 게르마늄(Ge)을 이온주입하여 얕은 접합이 형성되는 반도체기판내에만 게르마늄이 이온주입되도록 한다. 이때, 이온주입공정중 이온소스로는 게르마늄을 사용하고, 이온화에너지는 5 KeV 내지 100 KeV의 범위이며, 도우즈는 1E14 내지 2E15 범위로 한다.
또한, 이온주입공정중 틸트 및 트위스트는 각각 0 내지 60 °와 0 내지 360 °범위로 한다.
한편, 게르마늄 이온 주입시의 큰 특징은 Si 물질을 Si-Ge 계열 물질로 변화시킬 수 있기에 도펀트의 도핑효율을 증대할 수 있으며, 큰 질량을 갖고 있어 이온주입에 따라 표면의 비정질화시켜 도펀트의 이온주입 깊이를 감소시키게 되어 얕은 접합 형성에 도움을 주게 된다.
그러나, 이후 코발트실리사이드를 형성하고자 코발트 증착후 후속 열처리에 따라 Si과의 반응을 유도시에 Ge 이온은 Si 원자와 Co 원자사이의 반응을 방해하며, 국부적으로 석출(segregation)되는 특징을 갖고 있기에 이온주입양 조절이 매우 중요하다. 또한, 실리사이드 형성에 특히 취약한 폴리실리콘의 경우는 이온주입되지 않게 하느 것이 좋다.
따라서, 폴리실리콘위에는 캡핑층을 형성시키므로써 Ge 이온주입을 막는 층으로 사용하는 기술을 이용한다.
그다음, 도 11에 도시된 바와같이, Ge 이온주입공정을 진행한후 LDD 이온주입을 실시하여 상기 게이트전극(51a)의 양측 아래의 반도체기판(41)내에 LDD 이온주입층(55)을 형성한다. 이때, LDD 이온주입공정중 이온소스로는 NMOS의 경우 아세닉이나 안티몬를, PMOS의 경우 보론 플루오린(BF2)이나 인듐(indium)을 사용한다. 또한, 이온주입공정중 에너지는 2 KeV 내지 30 KeV의 범위로 하고, 도우즈는 1E14 내지 1E15의 범위로 하며, 틸트각 및 트위스트각은 각각 0°으로 진행한다.
그리고, 이렇게 LDD이온주입층(55)을 형성하므로써 소오스 및 드레인간에 흐르는 캐리어들의 전기장을 조절하게 된다. 이 영역은 소오스 및 드레인간의 캐리어가 흐름을 조절하기에 LDD 영역의 깊이 및 저항이 중요하게 된다.
또한, 이 영역은 소자의 크기가 감소하나 그에 따라 소자의 동작전압이 작아지지 못하여 채널 드레인쪽 일부분에 매우 높은 전기장이 집중되는 현상 때문에 원하지 않는 캐리어의 흐름이 형성되어 소자의 작동에 어려움을 갖게 되는 현상을 최 소화시키는 역할을 하게 된다.
그러나, 채널의 길이가 작아지게 되어 문턱전압이 낮아지는 단채널 효과 특성이 나타날 수 있다.
따라서, 이 지역에 Ge 이온주입을 실시하여 도펀트의 도핑효율 증대에 따른 기생저항을 최소화시키는 공정을 추가한다.
이어서, 틸트각을 주어 추가로 이온주입을 실시하여 LDD이온주입층(55)주변에 할로이온주입층(57)을 형성하여 단채널 효과를 완화시킨다.
그다음, 도 12에 도시된 바와같이, 게이트전극(51a)측면에 버퍼산화막(59)과 절연막스페이서(61)를 형성한후 상기 절연막스페이서(61)양측 아래의 반도체기판 (41)내에 소오스 및 드레인(63)을 형성한다.
이어서, 상기 소오스 및 드레인(63) 및 게이트전극(51a)에 고농도의 도펀트가 존재할 수 있도록 다량의 이온주입 및 RTP 아닐링을 수행한다. 이때, 상기 게이트전극(51a)과 소오스/드레인(63)지역은 금속과 접촉하므로써 동작전압이 걸리며 이로인해 캐리어들의 흐름을 선택적으로 조절하는 역할을 하게 된다.
그다음, 도 13에 도시된 바와같이, 금속과의 접촉저항을 낮추기 위해 전체 구조의 상면에 금속, 예를들어 코발트를 80 내지 150 Å 두께로 증착한후 열처리를 진행하여 게이트전극(51a)과 소오스/드레인(63) 상부분의 실리콘이 금속과 반응하게 하여 실리사이드막(65)을 형성한후 미반응되고 잔류하는 잔류물을 제거하게 된다. 이때, 코발트를 증착한후 캡핑층으로 Ti 또는 TiN을 증착한다. 상기 Ti 경우는 80 내지 150 Å 두께로, TiN의 경우는 200 내지 300 Å 두께로 증착한다.
또한, 상기 1차 및 2차 열처리시에 챔버 분위기는 100 %의 N2를 유지하며, 1차 열처리후 진행하는 미반응 물질 제거공정은 습식용액을 이용하는데, 먼저 SC-1 용액(NH4OH:H2O2:H2O=0.2:1:10)을 이용하여 50±5℃로 10 내지 15분동안 진행한다.
이후, SC-2용액(HCl:H2O2:H2O=1:1:5)을 이용하여 50±5℃로 5 내지 10분동안 진행한다.
그리고, 2차 열처리시의 온도와 시간은 각각 750 내지 800 ℃와 20 내지 40초의 범위로 진행한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 반도체소자의 제조방법에 의하면, 얕은 접합이 형성되는 LDD영역에만 Ge가 이온주입되도록 하므로써 접합 형성을 위해 이온주입되는 도펀트의 도핑효율을 증대할 수 있어 접합의 기생저항을 감소시킬 수 있다.
또한, Ge 이온주입전에 폴리실리콘상에 캡핑층을 증착시키므로써 Ge 존재에 따른 폴리실리콘의 실리사이드화 형성문제를 최소화시킬 수 있게 되어 소자의 성능 증대에 따른 소자특성향상 및 수율 향상이 기대된다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (13)

  1. 반도체기판을 소자영역과 소자분리영역으로 한정하는 단계;
    상기 반도체기판상에 게이트층과 캡핑층을 적층하는 단계;
    상기 캡핑층과 게이트층을 패터닝하여 캡핑층패턴과 게이트층패턴을 형성하는 단계;
    상기 캡핑층패턴양측아래의 반도체기판내에 게르마늄이온을 주입하는 단계;
    상기 캡핑층패턴을 제거한후 상기 게이트층패턴양측아래의 반도체기판내에 LDD이온주입층을 형성하는 단계;
    상기 게이트층패턴양측면에 스페이서를 형성한후 그 스페이서양측아래의 반도체기판내에 소오스/드레인을 형성하는 단계; 및
    상기 소오스/드레인 및 게이트층패턴표면에 금속실리사이드막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 게이트층은 게이트산화막과 폴리실리콘층을 포함하는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 상기 캡핑층을 형성하는 물질로는 HLD 또는 TEOS의 산화막 계열물질과 SiN 또는 Si3N4의 나이트라이드 계열물질 중 어느 하나를 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 캡핑층은 300 내지 1000 Å 두께로 증착하는 것을 포함하여 구성되는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제1항에 있어서, 상기 게르마늄 이온주입공정은 게르마늄을 이온소스로 사용하고, 이온화에너지는 5 KeV 내지 100 KeV 와 도우즈는 1E14 내지 2E15이고, 이온주입시의 틸트각과 트위스트각은 각각 0 내지 60 °와 0 내지 360 °의 범위로 하는 것을 특징으로하는 반도체소자의 제조방법.
  6. 제1항에 있어서, 상기 LDD 이온주입층 형성공정은, 이온화에너지는 2 KeV 내지 30 KeV 와 도우즈는 1E14 내지 1E15이고, 이온주입시의 틸트각은 0°으로 진행하는 것을 특징으로하는 반도체소자의 제조방법.
  7. 제1항에 있어서, 상기 LDD 이온주입층 형성후 추가로 소정의 틸트각을 이용한 이온주입을 진행하여 상기 LDD 이온주입층주변에 추가이온주입층을 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  8. 제1항에 있어서, 상기 금속실리사이드막을 형성하는 단계는,
    소오스/드레인을 형성한후 전체 구조의 상면에 80 내지 150 Å두께의 코발트를 증착하는 단계와,
    상기 코발트를 열처리한후 소오스/드레인과 게이트층패턴표면에 코발트실리사이드막을 형성하는 단계를 포함하는 것을 특징으로하는 반도체소자의 제조방법.
  9. 제8항에 있어서, 상기 코발트를 증착한후 Ti 또는 TiN으로 구성된 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 제조방법.
  10. 제9항에 있어서, 상기 캡핑층은 상기 Ti 인 경우 80 내지 150 Å 두께로, TiN인 경우 200 내지 300 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  11. 제8항에 있어서, 상기 열처리는 1차 및 2차 열처리로 구성되되, 1차 열처리시의 온도 및 시간은 각각 250 내지 550 ℃와 30 내지 60초이고, 2차 열처리시의 온도 및 시간은 각각 750 내지 800 ℃와 20 내지 40초인 것을 특징으로하는 반도체소자의 제조방법.
  12. 제11항에 있어서, 상기 1차 열처리후 미반응 물질을 제거하는 공정을 포함하되, 이 제거공정은 습식용액을 이용하여 진행하는 것을 특징으로하는 반도체소자의 제조방법.
  13. 제12항에 있어서, 상기 미반응물질 제거공정은 SC-1 용액(NH4OH: H2O2:H2O=0.2:1:10)을 이용하여 50±5℃로 10 내지 15분동안 진행한후 SC-2용액 (HCl:H2O2:H2O=1:1:5)을 이용하여 50±5℃로 5 내지 10분동안 진행하는 것을 특징으로하는 반도체소자의 제조방법.
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