TWI308378B - Method for manufacturing a semiconductor device - Google Patents
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Description
Ϊ308378 九、發明說明： 【發明所屬之技術領域】 本發明有關於一種製造半導體裝置之方法，盆更有關 於-種適合製造記憶體單元的方法，如動態隨機存取記憶 體、靜態隨機存取記憶體或其他應用於行動通訊裝置之記 憶體。 【先前技術】 一般用於行動通訊裝置中的動態隨機存取記憶體 籲（DRAM)或疋靜態隨機存取記憶體（sram)，主要採用具有 低漏電流（junction leakage current)的金氧半導體（河〇8)電 晶體，第9圖為日本發明專利公開Jp_2〇〇3_17586號中所 顯示的一種習知半導體裝置結構。 如第9圖所示，在半導體裝置51中，複數個金氧半導 體電晶體是以成對共用資料線11(bit Hne)的方式形成在半 導體基底3 1上，矽晶圓以一絕緣層丨2形成複數個淺溝隔 離區，各主動區由元件隔離區彼此區隔，而各成對的電晶 鲁體則在單一主動區形成，各主動區在一接地P型井層 (common P_type well layer)中形成，該接地p型井層連接一 基底偏壓（substrate potential)，並具有一決定電晶體臨界電 壓（threshold voltage)的P型通道層14,且在接地的p型井 層13下方更具有一未顯不的N型埋井層（N-type buried well layer) 〇 在連接資料線11的插塞15的兩端，設置有二具有隔 離壁（side spacer)18的閘電極16，閘電極16由二閘絕緣 2133-6806-PF 5 Ί308378 層17失設一 P型通道層14所構成，一 n型低摻雜擴散區 19(N-type lightly-doped diffused region)構成一源極/汲極 •擴散區，並透過插塞15連接資料線u，或再透過插塞21 連接一電容20。其中上述插塞15由多晶矽層摻雜磷原子 所構成，並填滿一穿過層間介電層22(interlayer dielectHc film)上表面至P型通道層14上表面的接觸孔卜⑽仏以 hole)。 在第9圖所示的半導體裝置51中，以離子植入的磷可 搴形成一電場緩和層 91(electriC-field-alleviation layer)，在 形成接觸孔後，可以降低電場的影響，以形成插塞15。如 第9圖所示，磷的植入深度通常需比N型低摻雜擴散區19 還深，才能產生緩和電場的效果，這種緩和電場的技術已 揭露於曰本發明專利公開Jp_B321215〇號中。在層間介電 層23, 24中形成上述資料線u及插塞21，且層間介電層 23, 24夾設於層間絕緣層22的插塞15及電容2〇之間。 _冑關於如何量產半導體裝置的方法，請參考第9圖所 不該製程特別包括：形成一 N型低摻雜擴散區19;在閘 電極的側面以及半導體基底的表面受熱氧化之後，在半導 體基底的表面以閘電極為光罩，以離子植人的方式摻雜 ^ ’其摻雜浪度為2xl〇13/cm2，而加速能量為1〇KeV。接 -、士半導體基底進行熱處理，使植入鱗原子擴散开》成— N型低摻雜擴散區19，以作為源極/汲極擴散區。在鱗播雜 製程之後所進仃的熱處理程序，亦可將使其他製程中之接 雜物擴政’以形成周邊電路中之電晶體的低換雜擴散區，
2133-6806-PF 6 1308378 或是在鱗摻雜製程之後立即進行熱處理。在上述實施例 中，熱處理是在純氮氣環境下進行，半導體基底的需加熱 至900 C至l〇〇〇t，並保持數十秒。 近年來，因為更高容量動態隨機存取記憶體的需求增 加’記憶體的單位面積亦需隨之變小，為了縮小記憶體的 面積，在維持臨界電壓的料，閘極寬度卻持續縮小，因 此在通道層的摻雜濃度亦需大幅提高，最後使得介於通道 層及源極/》及極擴散^層區夕pq从访 俯双層^之間的接點電場強度大增，接點的
漏電流增大’因此使得記憶體單元的訊號保持能力師 她ntion capability)下降。為了要降低接點漏電流已有習 知技術提出如何降低接點電場強度，以及降低造成接點漏 電流的空泛缺陷（vacanCy type心以以彡的方法。 為了預防訊號保持能力下降，許多研究各提出不同方 法降低源極/汲極擴散層區内的接點電場強度，以控制接點 漏電流’如日本發明專利公開號Jp_B_321215〇中揭露，在 P型或N型層中適當調整摻雜物的摻雜密度及分佈，可使 得接點電場不超過lMV/cm，並提高局部的稽納效應。然 而，隨著半導體裝置的微小化，光靠降低接點電場強度， 已無法繼續降低接點漏電流，因為在維持記憶體單元中電 曰曰體的接點漏電流時，為了要縮短閘極寬度，接點局部的 摻雜物密度必須比通道層中高；但是，通道的摻雜密度變 高’接點電場也相對變大。因此，大部份的方法多採用降 低晶格中的空位缺陷（vacancy type defect)，並保持石夕基底 中源極/汲極擴散區，以降低接點漏電流。 2133-6806-PF 7 1308378 根據”Defects related to DRAM leakage current studied by electrically detected magnetic resonance”，Physica B，vol. • 308-310, pp. 1169-1172, 2001, written by T. Umeda, Y. Mochizuki，K. Okonogi, and K. Hamada，如第 10 圖所示， 矽基底晶格中的空位缺陷包括在雙空位缺陷加上一或二個 乳原子’空位缺陷亦與妙原子間的未鍵結鍵（dangling bonds)52有關，上述由未鍵結鍵52所造成的空位缺陷，可 提高基底能階、縮小能隙（energy bandgap)，而接點漏電流 # 因為能階上升而增大，進而使記憶體單元的訊號保持能力 下降。 【發明内容】 有鑑於此，本發明的目的就在於提供一種製造半導體裝 置之方法，如動態隨機存取記憶體或靜態隨機存取記憶 體，藉由同時處理空位缺陷，維持源極/汲極擴散區的面 積，以降低因空位缺陷造成的接點漏電流，並改善記憶體 單元的訊號保持能力。 首先’本發明提供-種形成半導體裝置的方法，該方 法包括：將摻雜物以離子植人—半導體基底中；再將使該 半導體基底在氧化環境中進行熱處理，使摻雜物在半導 體基底中擴散’形成複數個撼勒, X吸数個擴散區；最後，形成包括該等 擴散區之一金氧半導體電晶體。 如上所述 因為在進行離子植入形成源極/汲極擴散區 後’半導體基底被送入一 導體基底的表面會形成的 氧化環境進行熱處 理，因此在半 氧化薄膜或是先前製程所形成的 2133-6806-PF 8 1308378 理時擴散的很快，因此空位缺陷在源極/汲極擴散區中較 多。此外’因為源極/汲極擴散區屬於一應力集中點（stress riser)，因此空位缺陷會集中在源極/汲極擴散區内與閘電極 接觸的一端。故本發明假設：若半導體基底在氧化環境中 進行熱處理，晶圓表面的氧化薄膜與矽基底間會產生間隙 矽原子，間隙矽原子可預防過多的空位缺陷，因此使應力 集中點的空位缺陷集中度降低，且因空位缺陷所引起的接 點漏電流亦會變小。 根據上述假設，發明人作了相關的實驗，實驗中之半 導體基底在離子植入之後’接著在一氧化環境中進行U 6〇秒的熱處理，熱處理的溫度介於9〇〇。(：至11〇〇艽之間， 特別是在摻雜物的成份中含嶙，且離子植人密度介於 1X1013至1X1014 Cm_2之間時，接點漏電流可大幅地降低。 上述掺雜密度較佳的範圍是：當磷離子密度小於 1x10 em時’因離子植人而造成的空位缺陷可被忽略； 當構離子密度大於1Χΐ〇Π 時，因離子植入所造成的空 位缺陷相對於熱處理後殘留的空位缺陷不可被忽略，換言 之’接點漏電流上升。當磷離子密度大於lx10i4cm-2時， 半導體基底在氧化環境巾進行熱處理會造成缺㈣疊不當 地增加。 在熱處理中，基底的溫度被控制在一適當範圍，可使 離子t入所造^損害復原，並使嶙重新分佈。應注意的是，
上述溫度範圍是假設只有單一 S 曰日圓在進行熱處理，若基底 溫度小於900°c，離子植入斛、Λ k
植入所造成的損傷並不能完全恢復； 2133-6806-PF 10 1308378 但是另一方面，若基底溫度超過11〇(rc，磷重新分佈的現 象就不能被忽略。 . 此外’在另一實驗中，半導體基底在植入矽或氮之後， 接著進行熱處理。因為離子植入製程會在源極/汲極擴散區 内應力集中點造成空位缺陷，因此接續的熱處理可使摻雜 物在半導體基底中擴散。在這實驗中，植人的梦或填自應 力集中點處擴散，並取代在應力集中點處的空位缺陷，因 此，熱處理後可使空位缺陷減少。當矽原子取代上述空位 _缺陷時’因為矽原子有四個共價冑，因此可減少晶格中的 未鍵結鍵。相對地，當氮原子取代上述空位缺陷時，因為 氮原子有二個共價鍵，亦可大幅減少未鍵結鍵。在上述實 施狀況下，因空位缺陷所造成的接點漏電流均可大幅降低。 由另一實驗結果顯示，若將離子加速能量設定在可使 矽或氮原子植入至源極/汲極擴散區一半或更小的厚度，可 大幅降低接點漏電 >充。在以磷為推雜物的一較佳實施例 中，離子植入密度介於lxl0"至lxl〇14cm.2之間，而在熱 鲁處理後源極/汲極擴散區的厚度約為20〇11111或更小。 在相同的磷摻雜密度之下，加速能量的下限如前所 述。為了大幅降低接點漏電流，石夕或氮原子的加速能量亦 有-定上限，以預防在進行離子植入石夕或氛原子對源極/汲 極擴散區造成損傷，換言之，若砂或氮原子在進行離子植 入時對源極/汲極擴散區造成損傷，則接點漏電流反而會大 幅上升。 其人若將矽或氮原子的摻雜密度設定在1χ1〇13至 2133-6806-PF 11 1308378 環境下，進行1000 c、10秒鐘之熱處理，以形成p型通 •層 14。 -如第1C圖所示，將二氧化矽層33移除，並一熱氧化 法（thermal oxidation technique)形成一厚度為 7nm 的閘極 氧化層34。之後’在閘極氧化層34上依序形成一 7〇咖的 多晶矽層35,並以高摻雜密度進行磷離子植入，形成一厚 度lOOnm的矽化鎢層36、一厚度為3〇nm的二氧化矽層37 以及一厚度為15〇nm的氮化矽層38。 籲 接著，如第1D圖所示，在上述氮化矽層38、二氧化 矽層37、石夕化鎢層36以及多晶矽層35上定義所需的閑電 極圖形。 如第1E圖所示，接著以熱氧化法在多晶矽層35及矽 化鎢層36的侧面形成一厚度為1〇nm的二氧化矽層39,在 上述熱氧化製程中，在形成閘電極圖形時所殘留在晶圓表 面的閘氧化層34亦會氧化，因此會形成一約8nm的二氧 化♦層40。 _ 之後，以上述閘電極圖形為光罩進行二次磷離子植 入，使磷穿過二氧化矽層40，其中加速能量及摻雜密度分 別為 15keV、9xl〇12 cm-2 ; 1〇keV、9χ1〇12 cm.2。接下來， 將晶圓送入乾燥的氧化環境中進行1〇秒鐘、晶圓溫度為 1000 C之熱處理，以形成構成源極/汲極擴散區的N型低摻 雜擴散區19。然而，透過二次離子質譜儀（sec〇ndary ion-microscope mass spectr〇metry，31廳）的分析磷的分佈 情況並不會因為在上述的氧化環境進行熱處理而有所不 2133-6806-PF 13 1308378 同。同樣地，在相同的熱處理條件之下，〕氧化石夕層4〇在 熱處理之後的厚度約為熱處理前厚度的hl倍，因此，間 電極16的侧壁氧化情形可被控制，以預防在閘電極_ N型低推雜擴散區19之間有誤差產生。 接著，以習知的方法形成作為周邊電路的金氧半導體 電晶體的擴散區（未顯示），並沈積—5Gnm的氮化石夕層4ι 以及一 3〇〇nm的二氧化矽層42。接下來，以習知的極化法 (polarization technology)將二氧化矽層42極化並對上述 • 一氧化矽層42及氮化矽層41進行蝕刻，形成穿孔44” 之後，以加速能量為30keV，摻雜密度為ΐχΐ〇13 a 進行鱗離子植人，接著在純氮環境下進行_溫度95代、 10秒鐘之熱處理，以形成如第1F圖所示之電場衰減層 Metric field alleviation layers)9l，使接點電場減弱。接 著以石申進行離子植入，加速能量為2歸，推雜密度為 2X1013 Cm_2,以降低1^型低摻雜擴散區19的阻抗。 如第1G圖所示’以具有大量摻雜磷的多晶矽沉積在上 ’述穿孔⑷中以及二氧切層42上，再以一般的㈣方法 回钱，形成埋設於穿孔44a中的插塞44，接著，沉積一厚 度100nm的—氧化矽層45，再進行晶圓溫度、1〇秒 鐘之熱處理。 之後以習知方法依序在二氧化石夕層45上沉積一層間 "電層24在一氧化矽層45及層間介電層之間形成與 中央插塞44連接之資料線11，並形成與中央插塞44的兩 邊連接的插塞21。接著，根據f知技術，形成包括與插塞 2133-6806-PF 14 Ϊ308378 相連之下電極_2 0 A、雷交ja、Λ ^ Ψ € 4層20Β及上電極20C之電容20 < 因此，完成如第1Η圖所示之半導體裝置。 根據本實施例’因為用於使磷在N型低摻雜擴散區中 擴散的熱處理製程’是在含氧環境下所進行，所以N型低 摻雜擴散區中不再會有大量的空位缺陷，因此使應力集中 點的空位缺陷減少，而因空位缺陷所產生的接點漏電流也 因此大幅降低。
根據本發明以及習知方法所製造的半導體裝置可由第 實施例以及後述的對照實施例進行比較，比較方法是量
貝J由第f施例及對照實施例所製成的工獅記憶體單元 的接點漏電流與施加電壓的關係，其所測得的結果如第2 圖所不。在量測過程中，元件透過f料線i i &加外部電 壓，而基底的P型井層13與P型通道層14外加-IV的基 底電壓’基底溫度為85。。。在這狀態下，亦同時量測記憶 體單元的訊號保持週期以及累積頻率，其關係圖如第3圖 所示。在第2圖及第3圖中，曲線a代表由習知方法所製 成之記憶體單元的特性，而曲線表由本發明第一實施 例所製成之記憶體單元的特性。 由第2圖所示，第一實施例中的半導體装置之接點漏 電流比習知技術的半導體裝置的接點漏電流減少了約 2〇%;由帛3圖所示，第-實施例中的半導體裝置之訊號 保持能力也比習知技術的半導體裝置的訊號保持能力好， 這亦證明半導體裝置中的訊㈣持能力是受n型低換雜擴 散區19中，空位缺陷所造成的接點漏電流所影響。。 2133-6806-PF 15 1308378 以下將對本發明第二實施例中之半導體裝置製造方法 作詳田說明。在第二實施例中，形成閑電極結構的步驟與 第實施例中的第1A圖至第1D圖相同，形成N型低播雜 擴散區19的步驟亦與第一實施例中的第π圖至第⑺圖 相同。在形成如第1D _所示之閘電極結構後，以熱氧化 法’在構成開電極的多晶梦層35及石夕化鶴層36側面，形 成厚度為l〇nm的二氧化矽層39。在上述熱氧化製程中， 在：成閘電極圖形時所殘留在晶圓表面的閘氧化層34亦 會氧化，因此會形成一約8nm的二氧化矽層4〇。 之後，以上述閘電極圖形為光罩進行磷離子植入，使磷 穿過一氧化矽層40，其中加速能量為2〇keV，摻雜密度 18 1〇 Cm 。接下來，將晶圓送入溫度為丨〇〇〇°c的純氮 環境中進行10秒鐘的熱處理，以形成如第4圖所示，構成 源極/汲極擴散區的N型低摻雜擴散區19。 接著，進行矽離子植入，其加速能量為7keV，摻雜密 度2x10 cm 2，再將晶圓送入溫度為95〇。〇的純氮環境中 進行10秒鐘的熱處理。藉由上述熱處理，植入的矽原子可 以擴散的方式深入>1型低摻雜擴散區19内，具有大量空位 缺陷的應力集中點。 根據本實施例，矽離子植入以及上述矽擴散熱處理製 程疋在磷離子植入以形成N型低摻雜擴散區19及後續熱處 理之後’因此在N型低摻雜擴散區1 9之應力集中點附近， 二位缺陷會被植入的矽原子所取代，N型低摻雜擴散區i 9 的未鍵結鍵較少，而因空位缺陷所造成的接點漏電流亦會 2133 -6806-PF 16 1308378 變 /J、。 若在完成麟離子植入製程形成Ν 之後’才將晶圓如第-實施例 擴散£工9 處理，現本實施例的接點漏電：擴散熱 其-人，在本實施例中，可改採氮離子植入 植入，接著再進行後續擴散熱處理，如此亦可得到與= 子植入相似但略差一胃纟@ I 、 眚.·'的效果。再者’如第1F圖所示，本 實施例亦可在以磷離子植人形成製程電場衰減層91之 後’才進打碎或氮離子植人製程，再將對晶圓進行熱處理， 使石夕或氮原子擴散，如此亦可得到與原實施例相似但略 一點的效果。 在此將本實施例之方法所製造的半導體裝置稱為本發 明之第二實施例。首先，若以第二實施例所揭露之方法形 成一腸記憶體單元，其接點漏電流與施加電壓的關係圖 如第5圖所示，量測參數與第一實施例相似。其次，在這 個狀態下’亦同時量測記憶體單元的訊號保持週期以及累 積頻率，其關係圖如第6圖所示。其中標注，v，的特性曲線 為第一實施例量測所得的特性曲線，標注” b，，的特性曲線為 第二實施例量測所得的特性曲線。 如第5圖所示，以第二實施例所製成的半導體裝置， 其接點漏電流較第—實施例所製成的半導體裝置減少約一 半。在第6圖中’以第二實施例所製成的半導體裝置，其 訊號保持能力較第—實施例所製成的半導體裝置亦有顯著 的改善。 2133-6806-PF 17 1308378 ^ 7圖表不以第二實施例所揭露之方法形成一丨〇kb記 隐體單7L，在進行離子植人製程之後，不同的離子加速能 量與接點漏電流的關係圖。在量測過程中，資料線Η的外 加電壓為2V’基底的ρ型井層^與㈠通道層μ外加電 壓為lv ’基底溫度為8rc。其中，加速能量為〇的點代 表該晶圓並未進行矽離子植入。 々第7圖所不，當加速能量增加或矽植入範圍增加 時，接點漏電流也會增加，特別是在加速能量大於40KeV 時’接點漏電流會大幅地增加。當加速能量為40KeV時， 夕植的冰度約可達到^^型低摻雜擴散區厚度（⑽㈣的 -半（5〇nm)’因此’當進行⑦或是氮離子植人時，直植入 的深度應小於等於N型低摻雜擴散區厚度的-半，才能降 低接點漏電流。 第8圖表示以第二實施例所揭露之方法形成-獅記 憶體單元，在進行離子植人製程之後，不同的摻雜密度與
接點漏電流的關係圖。其量測參數與帛7圖的量測參數相 似。其中’摻雜密度為G的點代表該晶圓並未進行石夕離子 植入。 如第8圖所示，當摻雜密度超過ΐχΐ()13㈣2時，接點 漏電流降低，但是當摻雜密度超過lxi()14em : 電流反向增加，甚至比未進彳亍矽齙接占漏 〇禾進仃矽離子植入的對照組還大。 因此’當進行矽離子植入時’最佳的摻雜密度應介於…Ο" 〇爪-2與之間，植入 又恶小於荨於N型低摻 雜擴散區厚度的-半，才能降低接點漏電流。 -摻
2133'6806-PF 18 1308378 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 若本發明所揭露之方法應用於製造DRAM，可改呈 DRAM的訊號保持能力，故可延長記憶體的更新週期，以 降低耗電量。因此，以本發明所揭露之方法所製成的半導 體裝置具有低耗電量的特性，非常適合用於製造適用在手 Φ 機或是在高工作溫度的半導體裝置。 【圖式簡單說明】 第1A至1H圖為本發明第一實施例中，半導體裴置在 製程中之剖面圖。 第2圖表示1 〇kb記憶體單元&技 l 版早兀的接點漏電流與輸入電壓 的關係圖。 第3圖表不在DRam中， 關係圖。 累積頻率與訊號保持週期的
第4圖為本發明筮-眘& ，丄 圃A银月第一實施例中’半導體裝置在 之剖面圖。 第5圖表示在dram中 流與輸入電壓的關係圖。 第6圖表示在DRam中 關係圖。 第7圖表示10 kb記憶體單 的關係圖。 1 〇kb記憶體單元的接點漏電 累積頻率與訊號保持週期的 元的接點漏電流與加速能量 2133-6806-PF 19 1308378 第8圖表示1 Okb記憶體單元的接點漏電流與摻雜密度 的關係圖。 第9圖為習知半導體裝置之剖面圖。 第10圖表示空位缺陷與未鍵結原子鍵所形成之缺陷 的示意圖。 【主要元件符號說明】 11 資料線 12 絕緣層 13 P型井層 14 P型通道層 15 插塞 16 閘電極 17 閘絕緣層 19 N型低摻雜擴散區 20 電容 20A下電極 20B電容層 20C上電極 21 插塞 22 層間絕緣層 23, 24層間介電層 24 層間介電層 31 半導體基底 3 2 N型埋井層 2133-6806-PF 20 1308378
33, 37, 39, 40, 42, 34 閘 極氧化層 35 多 晶矽層 36 矽 化鎢層 38, 41 氮化矽層 44 插 塞 44a 穿 孔 51 半 導體裝置 91 電 場緩和層 二氧化矽層
2133-6806-PF 21
Claims (1)
- 修正日期：97.10.13 13 0^38 Q2Q75號中文輔專利範圍修正本 十、申請專利範圍： 1. 一種製造半導體裝置之方法，包括下列步驟： 將一掺雜物以離子植入一半導體基底中； 對該半導體基底進行熱處理，使該摻雜物在該半導體基底 中擴散，形成複數傭源極/汲極擴散區； 將矽或是氮以離子植入該等擴散區中； 對該半導體基底進行熱處理，使矽或氮在該等源極/汲極擴 散區中擴散，使矽或氮取代在該源極/汲極擴散區應力集中點處 的空位缺陷；以及 形成包括該等源極/汲極擴散區之一金氧半導體電晶體。 2. 如申請專利範圍第丨項所述製造半導體裝置之方 法八中上述離子植入步驟，將石夕或氮經加速植入至該等 源極/汲極擴散區厚度一半的位置。 3. 如申請專利範圍第2項所述製造半導體裝置之方 法’其中該等源極/没極擴散區的厚度不大於2〇〇·。 4. 如申請專利範圍第1項所述製造半導體裝置之方 法，其中該摻雜物的成份中切，且離子植人密度介於 IxlO13至 lxl〇14cm-2之間。 、 士申π專利範圍第1項所述製造半導體裝置之方 法，其中石夕或氮的離子植入密度介於lxlol3至lxl0"cm 間。 6.如申請專利範圍第1項所述製造半導體裝置之方 法’其令使該摻雜物在該半導體基底中擴散的熱 一氧化環境中進行。 2133-6806-PF2 22 1308378 7_如申凊專利靶圍帛丨項所述製造半導體裝置之方 法’其中上述熱處理使該摻雜物擴散之基底溫度介於9啊 至11〇Gt之間，熱處理之時間介於1至60秒之間。 8.如申請專利範圍第7 草因弟/項所述製造半導體裝置之方 法，其中該摻雜物的成份中冬 磷’且離子植入密度介於 lxlO13 至 1x10 丨 4cm-2 之間。 9 ·如申請專利節圍笸 1 _ % 項所述製造半導體裝置之方 法，其中在上述熱處理步驟使該摻雜物擴散後，該半導體 基底表面形成的該氧化薄膜的厚度是熱處理前的"倍。 10 ·如申請專利範圍笸1 員所述製造半導體裝置之方 法，更包含： 在該半導體基底上形成閘 乂闸冤極圖形；以及 使用該閘電極圖形為光罩 t箨體 基底。 將該摻雜物植入該半分髎2133-6806-PF2 23
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