JPH10335490A

JPH10335490A - 半導体装置およびその製造方法

Info

Publication number: JPH10335490A
Application number: JP9139993A
Authority: JP
Inventors: Shinichi Horiba; 信一堀場
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-05-29
Filing date: 1997-05-29
Publication date: 1998-12-18
Anticipated expiration: 2017-05-29
Also published as: JP3055491B2

Abstract

(57)【要約】【課題】スタティック型メモリセルの電源配線およびワ
ード線を低抵抗化および高密度化する。【解決手段】半導体基板の表面に形成された１対の情報
転送用ＭＯＳトランジスタと、フリップフロップ回路を
構成する１対の駆動用ＭＯＳトランジスタおよび１対の
負荷素子とで形成されるスタティック型メモリセルにお
いて、スタティック型メモリセル上に配設されるワード
線とスタティック型メモリに電源を供給する電源配線と
が同一マスクのエッチング工程を通して同一形状のパタ
ーンに形成される。ここで、負荷素子は、層間絶縁膜が
全面エッチングされて露出した電源配線の表面層におい
てこの電源配線に接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にＳＲＡＭのメモリセルの構造と
その製造方法に関する。

【０００２】

【従来の技術】近年、メモリ回路とロジック回路とを混
載する高集積化された半導体装置が種々に開発検討され
てきている。このような中で、ＳＲＡＭとロジック回路
とを混載した１チップマイクロプロセッサのような半導
体装置が開発実用化されている。この場合には、ＳＲＡ
Ｍとロジック回路とを同一工程で形成しなければならな
くなる。

【０００３】現在、ロジック回路の半導体装置では、絶
縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）
のトランジスタとしての性能を最大限に引き出すことが
重要である。このために、ＭＯＳトランジスタのソース
・ドレイン領域となる拡散層あるいはゲート電極等がシ
リサイド化されてきている。そして、ロジック回路部の
動作速度が向上してきている。このために、ＳＲＡＭの
動作速度も同様に向上させることが重要になってきてい
る。

【０００４】以下、このようなロジック回路の半導体装
置の製造工程をＳＲＡＭの製造に適用する従来の方法を
説明する。

【０００５】初めに、このようなスタティック型メモリ
セルの等価回路図を図５で説明する。図５に示すよう
に、通常、ＳＲＡＭのメモリセルは２つの高抵抗の負荷
抵抗素子と４つのＮチャネル型のＭＯＳトランジスタと
で構成される。なお、負荷素子である高抵抗の負荷抵抗
素子に代えてＭＯＳトランジスタが使用されてもよい。

【０００６】ここで、１対の負荷抵抗素子と１対のＭＯ
Ｓトランジスタとでフリップフロップ回路が形成され
る。すなわち、１対の駆動用ＭＯＳトランジスタＴ₁ お
よびＴ₂ のドレインが、それぞれ他方のゲートに接続さ
れている。そして、それぞれのドレインには負荷抵抗Ｒ
₁ 、Ｒ₂ を通して電源電圧Ｖｃｃが印加される。また、
上記の１対の駆動用ＭＯＳトランジスタＴ₁ およびＴ₂
のソースは接地電位Ｖｓｓに固定される。

【０００７】さらに、転送用ＭＯＳトランジスタＴ₃ お
よびＴ₄ のソース／ドレインが、上記のフリップフロッ
プ回路の蓄積ノードＮ₁およびＮ₂ にそれぞれ接続され
ている。そして、転送用ＭＯＳトランジスタＴ₃ の他方
のソース／ドレインにビット線ＢＬが接続され、同様
に、転送用ＭＯＳトランジスタＴ₄ の他方のソース／ド
レインにビット線ＢＬバーが接続されている。また、こ
れらの１対の転送用ＭＯＳトランジスタＴ₃ とＴ₄ のゲ
ートにワード線ＷＬが接続されている。そして、このよ
うな回路構成のメモリセルに記憶情報１ビット分が蓄え
られる。

【０００８】次に、上記のサリサイド化の工程をスタテ
ィック型メモリセルの形成に適用する場合について、図
６に基づいて説明する。ここで、図６はこの製造工程順
の断面図である。また、この断面図は、上記フリップフ
ロップ回路の片方と１つの情報転送用ＭＯＳトランジス
タの断面を示している。

【０００９】図６（ａ）に示すように、半導体基板１０
１上に選択的にフィールド酸化膜１０２を形成する。そ
して、フィールド酸化膜１０２の形成されていない領域
の半導体基板１０１表面にゲート酸化膜１０３を形成す
る。次に、全面を被覆するように多結晶シリコン膜１０
４を形成する。ここで、多結晶シリコン膜１０４はリン
不純物等の不純物を高濃度に含有する。

【００１０】次に、図６（ｂ）に示すように、フォトリ
ソグラフィ技術とドライエチング技術とで多結晶シリコ
ン膜１０４を加工し、駆動用ＭＯＳトランジスタのゲー
トポリシリコン層１０５と転送用ＭＯＳトランジスタの
ゲートポリシリコン層１０６を形成する。なお、ゲート
ポリシリコン層１０６ａは隣接するメモリセルの転送用
ＭＯＳトランジスタのゲートポリシリコン層である。そ
して、これらのゲートポリシリコン層１０５，１０６お
よび１０６ａの側壁にサイドウォール絶縁膜１０７を形
成する。

【００１１】次に、ヒ素等の不純物を高濃度にイオン注
入し、熱処理を施して拡散層１０８および１０９を形成
する。そして、全面に高融点金属層たとえばチタン層を
形成し、熱処理を加えた後、絶縁膜上の未反応のチタン
層を除去する。

【００１２】このようにして、ゲートポリシリコン層１
０５上にゲートシリサイド層１１０、ゲートポリシリコ
ン層１０６および１０６ａ上にもゲートシリサイド層１
１１および１１１ａを形成する。この積層する構造のゲ
ートポリシリコン層とゲートシリサイド層とがＭＯＳト
ランジスタのゲート電極となる。そして、同時に、拡散
層１０８および１０９上にソース・ドレインシリサイド
層１１２と１１３を形成する。このようにして、駆動用
ＭＯＳトランジスタと転送用ＭＯＳトランジスタのゲー
ト電極とソース・ドレインはシリサイド化される。

【００１３】次に、図６（ｃ）に示すように、全面を被
覆するように層間絶縁膜１１４を形成する。そして、駆
動用ＭＯＳトランジスタのゲートシリサイド層１１０と
拡散層１０８に達するコンタクト孔１１５を形成する。
引き続いて、不純物を含有しない膜厚の薄い多結晶シリ
コン膜を堆積し、低濃度不純物をイオン注入して所定の
パターンに加工する。このようにして、高抵抗ポリシリ
コン層１１６を形成する。ここで、高抵抗ポリシリコン
層１１６は、コンタクト孔１１５部を通して駆動用ＭＯ
Ｓトランジスタのゲート電極と転送用ＭＯＳトランジス
タのソース／ドレイン領域とに電気接続されるようにな
る。

【００１４】さらに、上記のパターン加工した多結晶シ
リコン膜の所定の領域に高濃度の不純物をイオン注入す
る。そして、熱処理を施してその抵抗を下げる。このよ
うにして、電源配線１１７および１１７ａを形成する。
以上のようにして、サリサイド化されたＭＯＳトランジ
スタを有するメモリセルができあがる。

【００１５】しかし、ＭＯＳトランジスタをサリサイド
化した後は、７００℃程度の低温の熱処理しか適用でき
なくなる。このために、電源配線１１７あるいは１１７
ａを充分に低抵抗にするのが難しい。

【００１６】これを回避する方法が特開平４−３２０３
７１号公報に示されている。この方法の要点は、駆動用
ＭＯＳトランジスタと転送用ＭＯＳトランジスタのゲー
ト電極となるゲートポリシリコン層と同一層の多結晶シ
リコン膜に、電源配線と負荷抵抗を形成するところにあ
る。ここで、ゲートポリシリコン層と電源配線の表面は
共にシリサイド化される。なお、負荷抵抗はシリサイド
化されない。

【００１７】

【発明が解決しようとする課題】以上に説明した従来の
技術のうち、図面に基づいて説明した従来の技術では、
先述したように電源配線の低抵抗化に限界があり、ＳＲ
ＡＭの性能が低下するようになる。また、同様に、コン
タクト孔１１５部でのゲートシリサイド層１１０と高抵
抗ポリシリコン層１１６との接触抵抗が増加するように
なり、ＳＲＡＭの負荷抵抗の値の制御が難しくなる。

【００１８】また、公開公報に記載の従来の技術では、
駆動用ＭＯＳトランジスタと転送用ＭＯＳトランジスタ
のゲート電極となるゲートポリシリコン層と同一層の多
結晶シリコン膜に、電源配線と負荷抵抗が形成される。
このために、電源配線と負荷抵抗は、上記ゲート電極の
形成領域から離れた領域に形成されなければならなくな
る。このために、メモリセルのセル面積が増加し、ＳＲ
ＡＭひいてはメモリ回路とロジック回路とを混載する半
導体装置の高集積化が難しくなる。

【００１９】本発明の目的は、上記のような問題点を解
決し、ロジック回路とＳＲＡＭを容易に混載でき高集積
化が容易となる半導体装置とその製造方法を提供するこ
とにある。

【００２０】

【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板の表面に形成された１対の転送
用ＭＯＳトランジスタと、フリップフロップ回路を構成
する１対の駆動用ＭＯＳトランジスタおよび１対の負荷
素子とで形成されるスタティック型メモリセルにおい
て、スタティック型メモリセル上に配設されるワード線
とスタティック型メモリに電源を供給する電源配線とが
同一マスクのエッチング工程を通して同一形状のパター
ンに形成されている。

【００２１】さらには、上記負荷素子が負荷抵抗素子で
形成され、この負荷抵抗素子は、層間絶縁膜が全面エッ
チングされて露出した電源配線の表面層において前記電
源配線に接続されている。あるいは、上記の転送用ＭＯ
Ｓトランジスタのソース・ドレイン領域と上記電源配線
とがサリサイド構造になるように形成されている。ここ
で、サリサイド構造はチタン金属で形成されている。

【００２２】また、本発明の半導体装置では、駆動用Ｍ
ＯＳトランジスタのゲート電極と転送用ＭＯＳトランジ
スタのゲート電極すなわちワード線とが別の導電層で形
成されている。

【００２３】また、本発明の半導体装置の製造方法は、
一導電型の半導体基板の表面に形成された１対の転送用
ＭＯＳトランジスタと、フリップフロップ回路を構成す
る１対の駆動用ＭＯＳトランジスタおよび１対の負荷抵
抗素子とで形成されるスタティック型メモリセルの製造
方法において、半導体基板上にゲート絶縁膜を介して駆
動用ＭＯＳトランジスタのゲート電極を形成した後、こ
のゲート電極の表面を保護絶縁膜で被覆する工程と、さ
らに、半導体基板上にゲート絶縁膜を介して積層する第
１の導電体膜、絶縁体膜および第２の導電体膜を堆積す
る工程と、上記第２の導電体膜、絶縁体膜、第１の導電
体膜を順次ドライエッチングしワード線と電源配線とを
形成する工程と、このような電源配線を覆うように全面
に層間絶縁膜を堆積した後、電源配線の表面が露出する
まで上記層間絶縁膜の表面をエッチングする工程と、こ
の露出した電源配線の表面で接続するように負荷抵抗素
子を形成する工程とを含む。

【００２４】あるいは、本発明の半導体装置の製造方法
は、一導電型の半導体基板の表面に形成された１対の転
送用ＭＯＳトランジスタと、フリップフロップ回路を構
成する１対の駆動用ＭＯＳトランジスタおよび１対の負
荷抵抗素子とで形成されるスタティック型メモリセルの
製造方法において、半導体基板上にゲート絶縁膜を介し
て駆動用ＭＯＳトランジスタのゲート電極を形成した
後、このゲート電極の表面を保護絶縁膜で被覆する工程
と、さらに、半導体基板上にゲート絶縁膜を介して積層
する第１の導電体膜、絶縁体膜および多結晶シリコン膜
を堆積する工程と、上記多結晶シリコン膜、絶縁体膜、
第１の導電体膜を順次ドライエッチングし同一形状のパ
ターンを形成する工程と、この同一形状のパターンの側
壁にサイドウォール絶縁膜を形成する工程と、転送用Ｍ
ＯＳトランジスタの拡散層と上記のパターニングされた
多結晶シリコン膜の表面にシリサイド層を同時に形成す
る工程と、この多結晶シリコン膜表面に形成されたシリ
サイド層を覆うように全面に層間絶縁膜を堆積した後、
上記のシリサイド層の表面が露出するまで層間絶縁膜の
表面をエッチングする工程と、この露出したシリサイド
層の表面で接続するように負荷抵抗素子を形成する工程
とを含む。

【００２５】このように本発明では、スタティック型メ
モリセルのワード線と電源配線とが絶縁体膜を挟んで積
層し全く同一形状のパターンになるように形成される。
このために、これらの配線が高密度に形成されるように
なりスタティック型メモリセル寸法の縮小が容易にな
る。さらに、これらの配線の低抵抗化が容易になる。ま
た、負荷抵抗素子のような負荷素子が電源配線に自己整
合的（セルフアライン）に接続されるようになる。この
ために製造工程が簡素化されるようになる。

【００２６】

【発明の実施の形態】次に、本発明の第１の実施の形態
を図１および図２に基づいて説明する。ここで、図１は
本発明のスタティック型メモリセル部の平面図と断面図
である。なお、図１（ｂ）は図１（ａ）に記すＡ−Ｂで
切断したところの断面図となっている。また、図２は、
このようなメモリセルの製造工程順の断面図である。以
下の実施の形態では、スタティック型メモリセルを構成
する１対の駆動用ＭＯＳトランジスタ、１対の転送用Ｍ
ＯＳトランジスタおよび負荷抵抗素子のうち主に一方の
トランジスタあるいは負荷抵抗素子について説明され
る。

【００２７】図１に示すように、シリコン等の半導体基
板１表面に選択的にフィールド酸化膜２が形成されてい
る。そして、図１（ａ）に示すように、これらのフィー
ルド酸化膜２に囲われて素子活性領域３および３ａが形
成されている。また、この素子活性領域３および３ａの
表面にゲート酸化膜４が形成されている。

【００２８】そして、図１（ａ）および図１（ｂ）に示
すように、駆動用ＭＯＳトランジスタのゲート電極であ
る駆動用ゲート電極５が形成されている。そして、この
駆動用ゲート電極５は保護絶縁膜６で覆われている。

【００２９】また、転送用ＭＯＳトランジスタのゲート
電極となるワード線７がゲート酸化膜４上に形成され、
このワード線７上に配線間絶縁膜８を介して電源配線９
が積層構造に形成されている。同様に、図１（ｂ）に示
すように、フィールド酸化膜２上にもワード線７ａおよ
び７ｂと電源配線９ａおよび９ｂとがそれぞれ配線間絶
縁膜８ａおよび８ｂを介して積層構造になるように形成
されている。ここで、このように積層構造に形成される
ワード線７と電源配線９、ワード線７ａと電源配線９
ａ、ワード線７ｂと電源配線９ｂは、図１（ａ）に示す
ように、それぞれ同一のパターン形状になるように形成
されメモリセルに配設される。なお、ワード線７ａおよ
び７ｂは隣接するメモリセルの転送用ＭＯＳトランジス
タのゲート電極となる。

【００３０】そして、転送用ＭＯＳトランジスタのソー
ス／ドレイン領域となる拡散層１０および１１が形成さ
れている。さらに、上記のワード線７、配線間絶縁膜８
および電源配線９、ワード線７ａ、配線間絶縁膜８ａお
よび電源配線９ａ、ワード線７ｂ、配線間絶縁膜８ｂお
よび電源配線９ｂの側壁にはサイドウォール絶縁膜１２
が設けられている。

【００３１】そして、全面に第１の層間絶縁膜１３が形
成される。ここで、電源配線９，９ａ，９ｂの表面部が
露出するように、第１の層間絶縁膜１３は形成されてい
る。そして、負荷抵抗層１４が形成されている。この負
荷抵抗層１４は、図１（ａ）に示すように、斜線で示し
た領域すなわち上記電源配線９ａ，９ｂの表面の露出す
る領域で、これら電源配線９ａ，９ｂに接続されるよう
になる。同様に、電源配線９も図１（ａ）に示すように
斜線で示す領域で他方の負荷抵抗層１４ａに接続されて
いる。

【００３２】図１（ｂ）に示すように、全面に第２の層
間絶縁膜１５が形成される。そして、駆動用ゲート電極
５および拡散層１０に達する内部接続用コンタクト孔１
６が、第２の層間絶縁膜１５、負荷抵抗層１４、第１の
層間絶縁膜１３および保護絶縁膜６を貫通して所定の領
域に形成される。そして、内部接続配線１７が形成され
て、負荷抵抗層１４は駆動用ＭＯＳトランジスタの駆動
用ゲート電極５および拡散層１０に接続されている。

【００３３】また、接地配線１８が接地用コンタクト孔
１９を通して素子活性領域３に接続されている。図示さ
れないがメモリセルのビット線が、拡散層１１に接続さ
れて配設されることになる。

【００３４】次に、このようなスタティック型メモリセ
ルの製造方法について図２を参照して説明する。但し、
この場合のスタティック型メモリセルは半導体基板表面
のウェル内に形成される。ここで、図１で説明したもの
と同一のものは同一符号で示される。

【００３５】図２（ａ）に示すように、導電型がＮ型の
半導体基板１の表面へのボロンのイオン注入と熱処理に
よりＰ型ウェル２０が形成される。次に、膜厚が３００
ｎｍ程度のフィールド酸化膜２がリセスＬＯＣＯＳ（Ｌ
ｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）
法等で形成される。そして、１０ｎｍ程度の膜厚のゲー
ト酸化膜４が形成される。

【００３６】次に、２００ｎｍ程度の膜厚の多結晶シリ
コン膜が化学気相成長（ＣＶＤ）法で堆積される。ここ
で、この多結晶シリコン膜には、１×１０¹⁹原子／ｃｍ
³ 程度のリン不純物が含まれる。そして、この多結晶シ
リコン膜がフォトリソグラフィ技術とドライエッチング
技術とで加工され駆動用ゲート電極５が形成される。さ
らに、このゲート電極５を被覆するように、１００ｎｍ
程度の膜厚の保護絶縁膜６がシリコン酸化膜で形成され
る。

【００３７】次に、第１の導電体膜である３００ｎｍ程
度の膜厚のタングステンポリサイド膜、絶縁体膜である
２００ｎｍ程度の膜厚のシリコン酸化膜および第２の導
電体膜である１００ｎｍ程度の膜厚のチタンシリサイド
膜が積層するように、フィールド酸化膜２、ゲート酸化
膜４を被覆し全面に堆積される。そして、フォトリソグ
ラフィ技術とドライエッチング技術とで上記チタンシリ
サイド膜、シリコン酸化膜およびタングステンポリサイ
ド膜が同一形状のパターンに加工される。このようにし
て、図２（ｂ）に示すように、ワード線７，７ａ，７ｂ
と配線間絶縁膜８，８ａ，８ｂおよび電源配線９，９
ａ，９ｂが同一形状になるように形成されることにな
る。そして、選択的なヒ素不純物のイオン注入と熱処理
が施され、転送用ＭＯＳトランジスタのソース・ドレイ
ン用の拡散層１０および１１が形成される。また、同時
に、図示されていないが駆動用ＭＯＳトランジスタのソ
ース・ドレイン用の拡散層も形成される。次に、上記の
同一形状パターンの側壁にサイドウォール絶縁膜１２が
形成される。

【００３８】次に、８００ｎｍ程度の膜厚のＢＰＳＧ膜
（ボロンガラスとリンガラスを含むシリコン酸化膜）が
ＣＶＤ法で全面に堆積され８００℃程度の熱処理による
高温リフローがなされる。そして、化学機械研磨（ＣＭ
Ｐ）法で全面が研磨され、電源配線９，９ａ，９ｂ表面
が露出される。

【００３９】次に、５０ｎｍ程度の膜厚の多結晶シリコ
ン膜がＣＶＤ法で堆積される。そして、全面にリン不純
物のイオン注入が行なわれ熱処理が施される。ここで、
リン不純物のイオン注入のドーズ量は１×１０¹³イオン
／ｃｍ² 程度に設定される。そして、フォトリソグラフ
ィ技術とドライエッチング技術とでこの多結晶シリコン
膜が加工され、図２（ｃ）に示すように負荷抵抗層１４
が形成される。ここで、上記多結晶シリコン膜のドライ
エッチングでは、電源配線９，９ａ，９ｂがエッチング
されないように、ドライエッチングガスにはＣＦ₄ 等の
フッ素化合物が用いられる。このようにして、負荷抵抗
層１４は電源配線９ａ，９ｂにセルフアラインに接続さ
れるようになる。

【００４０】次に、図２（ｄ）に示すように、全面に第
２の層間絶縁膜１５が形成される。そして、駆動用ゲー
ト電極５および拡散層１０に達する内部接続用コンタク
ト孔１６が、第２の層間絶縁膜１５、負荷抵抗層１４、
第１の層間絶縁膜１３および保護絶縁膜６を貫通して形
成される。そして、１００ｎｍ〜２００ｎｍの膜厚のタ
ングステン膜で内部接続配線１７が形成されて、負荷抵
抗層１４が駆動用ＭＯＳトランジスタの駆動用ゲート電
極５および拡散層１０に接続される。また、この工程で
同時に膜厚１００ｎｍ〜２００ｎｍの接地配線１８が形
成される。

【００４１】そして、図示されないがスタティック型メ
モリセルのビット線が、拡散層１１に接続されて配設さ
れるようになる。

【００４２】このように本発明のスタティック型メモリ
セルの製造方法で特徴的なことは、転送用ＭＯＳトラン
ジスタのゲート電極となるワード線７と電源配線９、ワ
ード線７ａと電源配線９ａおよびワード線７ｂと電源配
線９ｂがそれぞれ配線間絶縁膜８，８ａ，８ｂを介して
積層し同一形状のパターンに形成される点ある。そし
て、また、電源配線と負荷抵抗層とがセルフアラインに
接続される点にある。

【００４３】このために、スタティック型メモリセルの
ワード線および電源配線の低抵抗化が容易なる。そし
て、スタティック型メモリセルの電源配線およびワード
線の配設が高密度化され、その微細化が非常に容易にな
る。さらには、このようなスタティック型メモリセルの
製造工程は簡素化される。このようにして、このスタテ
ィック型メモリセルの搭載される半導体装置の高速化あ
るいは高集積化が促進される。

【００４４】次に、本発明の第２の実施の形態を図３と
図４に基づいて説明する。ここで、図３および図４は本
発明のスタティック型メモリセルの製造工程順の断面図
である。なお、本発明の構造については上記製造方法の
説明の中で示される。

【００４５】この第２の実施の形態では、第１の実施の
形態で説明した転送用ＭＯＳトランジスタの拡散層と電
源配線とがサリサイド構造に形成される点が特徴的であ
る。なお、この場合では、メモリセルのアレイ構造が第
１の実施の形態とは異なるように示されている。以下、
第１の実施の形態の場合と同一になるものは同一符号で
示されている。

【００４６】図３（ａ）に示すように、第１の実施の形
態で説明したのと同様に、ウェル２０が形成される。次
に、３００ｎｍ程度の膜厚のフィールド酸化膜２がリセ
スＬＯＣＯＳ法で形成される。そして、８ｎｍ程度の膜
厚のゲート酸化膜４が形成される。

【００４７】次に、第１の実施の形態で説明したよう
に、リン不純物を含む多結晶シリコン膜がフォトリソグ
ラフィ技術とドライエッチング技術とで加工され駆動用
ゲート電極５が形成される。さらに、このゲート電極５
を被覆するようにして保護絶縁膜６がシリコン酸化膜で
形成される。

【００４８】次に、２００ｎｍ程度の膜厚のチタンポリ
サイド膜、２００ｎｍ程度の膜厚のシリコン酸化膜およ
び１００ｎｍ程度の膜厚の多結晶シリコン膜が積層する
ように、フィールド酸化膜２、ゲート酸化膜４および保
護絶縁膜６を被覆し全面に堆積される。そして、フォト
リソグラフィ技術とドライエッチング技術とで上記多結
晶シリコン膜、シリコン酸化膜およびチタンポリサイド
膜が同一形状のパターンに加工される。このようにし
て、図３（ｂ）に示すように、ワード線２１，２１ａ，
２１ｂと配線間絶縁膜８，８ａ，８ｂおよびポリシリ配
線２２，２２ａ，２２が同一形状になるように形成され
る。

【００４９】次に、選択的なヒ素不純物のイオン注入と
熱処理が施され、転送用ＭＯＳトランジスタのソース・
ドレイン用の拡散層１０および１１が形成される。ま
た、同時に、図示されていないが駆動用ＭＯＳトランジ
スタのソース・ドレイン用の拡散層も形成される。さら
に、上記の同一形状パターンの側壁にサイドウォール絶
縁膜１２が形成される。

【００５０】次に、１００ｎｍ程度の膜厚のチタン膜が
全面に堆積される。引き続いて、６００℃程度での熱処
理が施され、ポリシリコン配線２２，２２ａ，２２ｂ
上、拡散層１０，１１上がシリサイド化される。そし
て、アンモニア水溶液と過酸化水素溶液の混合溶液中に
浸漬し未反応のチタンが除去される。このようにして、
図３（ｃ）に示すように、ポリシリコン配線２２，２２
ａ，２２ｂ上にシリサイド配線２３，２３ａ，２３ｂが
形成される。同時に、ソース・ドレイン用の拡散層１
０，１１上にソース・ドレインシリサイド層２４，２５
が形成されるようになる。そして、ポリシリコン配線２
２とシリサイド配線２３とで電源配線９が、ポリシリコ
ン配線２２ａとシリサイド配線２３ａとで電源配線９ａ
が、ポリシリコン配線２２ｂとシリサイド配線２３ｂと
で電源配線９ｂがそれぞれ形成されることになる。

【００５１】次に、第１の実施の形態と同様にして８０
０ｎｍ程度の膜厚のＢＰＳＧ膜がＣＶＤ法で全面に堆積
され６００℃程度の熱処理がなされる。そして、ＣＭＰ
法で全面が研磨され、シリサイド配線２３ａ，２３ｂ表
面が露出される。このようにして、第１の層間絶縁膜１
３が形成される。この場合にはシリサイド配線２３の表
面は露出しない。

【００５２】次に、第１の実施の形態と同様にして図４
（ａ）に示すように負荷抵抗層１４が形成される。ここ
で、負荷抵抗層１４はシリサイド配線２３ａ，２３にセ
ルフアラインに接続される。

【００５３】次に、図４（ｂ）に示すように、全面に第
２の層間絶縁膜１５が形成される。そして、駆動用ゲー
ト電極５およびソース・ドレインシリサイド層２４に達
する内部接続用コンタクト孔１６が、第２の層間絶縁膜
１５、負荷抵抗層１４、第１の層間絶縁膜１３および保
護絶縁膜６を貫通して形成される。そして、１００ｎｍ
〜２００ｎｍの膜厚のタングステン膜で内部接続配線１
７が形成されて、負荷抵抗層１４が駆動用ＭＯＳトラン
ジスタの駆動用ゲート電極５およびソース・ドレインシ
リサイド層２４に接続される。また、この工程で同時に
膜厚１００ｎｍ〜２００ｎｍの接地配線１８が形成され
る。

【００５４】そして、図示されないがスタティック型メ
モリセルのビット線が、ソース・ドレインシリサイド層
２５に接続されて配設されるようになる。

【００５５】この本発明の第２の実施の形態で特徴的な
ことは、転送用ＭＯＳトランジスタのソース・ドレイン
領域と電源配線とがサリサイド構造に形成される点にあ
る。そして、この場合にも、ワード線と電源配線とは配
線間絶縁膜を介して積層し同一形状のパターンに形成さ
れる。また、電源配線と負荷抵抗層とがセルフアライン
に接続される。

【００５６】このために、スタティック型メモリセルの
ワード線および電源配線の低抵抗化がさらに容易なると
ともに製造工程が短縮されるようになる。また、スタテ
ィック型メモリセルの高密度化および微細化はさらに容
易となる。

【００５７】以上の実施の形態において、ワード線ある
いは電源配線は、タングステンあるいはチタン以外の高
融点金属例えばコバルト、タンタルあるいはモリブデン
等のシリサイドあるいはポリサイドで形成されてもよ
い。また、スタティック型メモリセルの負荷素子として
負荷抵抗体が使用される場合について説明されている
が、負荷素子としてＭＯＳトランジスタが使用される場
合でも、本発明は同様に適用できることに言及してお
く。

【００５８】

【発明の効果】以上に説明したように本発明では、スタ
ティック型メモリセルのワード線と電源配線とが積層さ
れ、同一形状のパターンに形成される。そして、スタテ
ィック型メモリセルの負荷抵抗素子は上記電源配線にセ
ルフアラインに接続される。あるいは、転送用ＭＯＳト
ランジスタのソース・ドレイン領域と電源配線とがサリ
サイド構造になるように形成される。

【００５９】このために、スタティック型メモリの製造
工程が簡素化されると共に、スタティック型メモリに電
源を供給する電源配線あるいはワード線の低抵抗化が容
易になる。そして、ロジック回路と高性能ＳＲＡＭを混
載する半導体装置の製造が可能になる。

【００６０】また、電源配線およびワード線の配設が高
密度化されるため、スタティック型メモリセルのセル面
積が縮小され半導体装置の高集積化が容易になる。

【００６１】このようにして、ロジック回路とＳＲＡＭ
を混載する高性能の半導体装置の開発が促進される。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を説明するためのス
タティック型メモリセル部の平面図と断面図である。

【図２】本発明の第１の実施の形態を説明するための製
造工程順の断面図である。

【図３】本発明の第２の実施の形態を説明するための製
造工程順の断面図である。

【図４】本発明の第２の実施の形態を説明するための製
造工程順の断面図である。

【図５】本発明を適用するスタティック型メモリセルの
等価回路図である。

【図６】従来の技術を説明するための製造工程順の略断
面図である。

【符号の説明】

１，１０１半導体基板２，１０２フィールド酸化膜３，３ａ素子活性領域４，１０３ゲート酸化膜５駆動用ゲート電極６保護絶縁膜７，７ａ，７ｂ，２１，２１ａ，２１ｂワード線８，８ａ，８ｂ配線間絶縁膜９，９ａ，９ｂ，１１７，１１７ａ電源配線１０，１１，１０８，１０９拡散層１２，１０７サイドウォール絶縁膜１３第１の層間絶縁膜１４負荷抵抗層１５第２の層間絶縁膜１６内部配線用コンタクト孔１７内部接続配線１８接地配線１９接地用コンタクト孔２０ウェル２２，２２ａ，２２ｂポリシリ配線２３，２３ａ，２３ｂシリサイド配線２４，２５，１１２，１１３ソース・ドレインシリ
サイド層Ｔ₁ 、Ｔ₂ 駆動用ＭＯＳトランジスタＴ₃ 、Ｔ₄ 転送用ＭＯＳトランジスタＲ₁ 、Ｒ₂ 負荷抵抗Ｎ₁ 、Ｎ₂ 蓄積ノードＷＬワード線ＢＬ、ＢＬバービット線１０４多結晶シリコン膜１０５，１０６，１０６ａゲートポリシリコン層１１０，１１１，１１１ａゲートシリサイド層１１４層間絶縁膜１１５コンタクト孔１１６高抵抗ポリシリコン層

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面に形成された１対の転
送用ＭＯＳトランジスタと、フリップフロップ回路を構
成する１対の駆動用ＭＯＳトランジスタおよび１対の負
荷素子とで形成されるスタティック型メモリセルにおい
て、スタティック型メモリセル上に配設されるワード線
とスタティック型メモリに電源を供給する電源配線とが
同一マスクのエッチング工程を通して同一形状のパター
ンに形成されていることを特徴とする半導体装置。
【請求項２】前記負荷素子が負荷抵抗素子で形成さ
れ、前記負荷抵抗素子は、層間絶縁膜が全面エッチング
されて露出した電源配線の表面層において前記電源配線
に接続されていることを特徴とする請求項１記載の半導
体装置。
【請求項３】前記転送用ＭＯＳトランジスタのソース
・ドレイン領域と前記電源配線とがサリサイド構造にな
るように形成されていることを特徴とする請求項１また
は請求項２記載の半導体装置。
【請求項４】前記サリサイド構造がチタン金属で形成
されていることを特徴とする請求項３記載の半導体装
置。
【請求項５】前記駆動用ＭＯＳトランジスタのゲート
電極と前記転送用ＭＯＳトランジスタのゲート電極すな
わち前記ワード線とが別の導電層で形成されていること
を特徴とする請求項１、請求項２、請求項３または請求
項４記載の半導体装置。
【請求項６】一導電型の半導体基板の表面に形成され
た１対の転送用ＭＯＳトランジスタと、フリップフロッ
プ回路を構成する１対の駆動用ＭＯＳトランジスタおよ
び１対の負荷抵抗素子とで形成されるスタティック型メ
モリセルの製造方法において、半導体基板上にゲート絶
縁膜を介して前記駆動用ＭＯＳトランジスタのゲート電
極を形成した後、前記ゲート電極の表面を保護絶縁膜で
被覆する工程と、前記半導体基板上にゲート絶縁膜を介
して積層する第１の導電体膜、絶縁体膜および第２の導
電体膜を堆積する工程と、前記第２の導電体膜、絶縁体
膜、第１の導電体膜を順次ドライエッチングしワード線
と電源配線とを形成する工程と、前記電源配線を覆うよ
うに全面に層間絶縁膜を堆積した後、前記電源配線の表
面が露出するまで前記層間絶縁膜の表面をエッチングす
る工程と、前記露出した電源配線の表面で接続するよう
に前記負荷抵抗素子を形成する工程とを含むことを特徴
とする半導体装置の製造方法。
【請求項７】一導電型の半導体基板の表面に形成され
た１対の転送用ＭＯＳトランジスタと、フリップフロッ
プ回路を構成する１対の駆動用ＭＯＳトランジスタおよ
び１対の負荷抵抗素子とで形成されるスタティック型メ
モリセルの製造方法において、半導体基板上にゲート絶
縁膜を介して前記駆動用ＭＯＳトランジスタのゲート電
極を形成した後、前記ゲート電極の表面を保護絶縁膜で
被覆する工程と、前記半導体基板上にゲート絶縁膜を介
して積層する第１の導電体膜、絶縁体膜および多結晶シ
リコン膜を堆積する工程と、前記多結晶シリコン膜、絶
縁体膜、第１の導電体膜を順次ドライエッチングし同一
形状のパターンを形成する工程と、前記同一形状のパタ
ーンの側壁にサイドウォール絶縁膜を形成する工程と、
前記転送用ＭＯＳトランジスタの拡散層と前記パターニ
ングされた多結晶シリコン膜の表面にシリサイド層を同
時に形成する工程と、前記多結晶シリコン膜表面に形成
されたシリサイド層を覆うように全面に層間絶縁膜を堆
積した後、前記シリサイド層の表面が露出するまで前記
層間絶縁膜の表面をエッチングする工程と、前記露出し
たシリサイド層の表面で接続するように前記負荷抵抗素
子を形成する工程とを含むことを特徴とする半導体装置
の製造方法。