CN1195892A - 能够提高存取速度的静态半导体存储器装置 - Google Patents

能够提高存取速度的静态半导体存储器装置 Download PDF

Info

Publication number
CN1195892A
CN1195892A CN98100466A CN98100466A CN1195892A CN 1195892 A CN1195892 A CN 1195892A CN 98100466 A CN98100466 A CN 98100466A CN 98100466 A CN98100466 A CN 98100466A CN 1195892 A CN1195892 A CN 1195892A
Authority
CN
China
Prior art keywords
mentioned
mos transistor
layer
grid
metal silicide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN98100466A
Other languages
English (en)
Inventor
林文彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1195892A publication Critical patent/CN1195892A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors

Landscapes

  • Semiconductor Memories (AREA)

Abstract

在一种包括第一和第二驱动MOS晶体管,第一和第二传送MOS晶体管及第一和第二负载元件的静态存储器单元中,第一驱动MOS晶体管的漏和第一传送MOS晶体管的源由一个半导体衬底中的第一杂质区形成,第二驱动MOS晶体管的漏和第二传送MOS晶体管的源由半导体衬底中的第二杂质区形成。在第一杂质区和第二驱动MOS晶体管的栅上还形成一个第一金属硅化物层,在第二杂质区和第一驱动MOS晶体管的栅上形成一个第二金属硅化物层。

Description

能够提高存取速度的静态半导体存储器装置
本发明涉及一种静态半导体存储器装置，更具体地是涉及静态随机存取存储器(SRAM)单元的改进措施。
现有技术的SRAM单元是由利用交叉耦合的第一和第二反相器形成的触发器和连在触发器的第一和第二节点与数据线之间的传送晶体管构成的。即，第一反相器是由电源线与第一节点之间的一个第一负载电阻和第一节点与地线之间的一个驱动MOS晶体管形成的。类似地，第二反相器是由电源线与第二节点之间的一个第二负载电阻和第二节点与地线之间的一个第二驱动MOS晶体管形成的。在这种SRAM单元中，为了提高存取速度，采用了一种Salidation技术。例如，栅电极是利用由多晶硅和金属硅化物所形成的一种双重结构来构成的。在下文中将对此作详细地解释。
然而，在上述现有技术的SRAM单元中，由于负载电阻被形成在与驱动晶体管和传送晶体管相同的平面上，因此增大了SRAM单元的面积，这从集成化的观点看是不利的。
如果在驱动晶体管的栅的上面形成负载电阻，则在节点的驱动晶体管的栅和传送晶体管的源之间的寄生电阻将增加，因而会显著地降低SRAM单元的存取速度。下文中对此也将作详细地解释。
本发明的一个目标是除了提高SRAM单元的存取速度之外还改善其集成化程度。
根据本发明，在一个包括第一和第二驱动MOS晶体管，第一和第二传送MOS晶体管和第一和第二负载元件的静态存储器单元中，第一驱动MOS晶体管的漏和第一传送MOS晶体管的源是由一个半导体衬底中的一个第一杂质区形成的，第二驱动MOS晶体管的漏和第二传送晶体管的源是由半导体衬底的一个第二杂质区形成的。另外，在第一杂质区和第二驱动MOS晶体管的栅上形成一个第一金属硅化物层，在第二杂质区和第一驱动MOS晶体管的栅上形成一个第二金属硅化物层。再者，第一和第二负载元件被分别形成在第一和第二金属硅化物层上。
由于负载元件被形成在不同于传送晶体管和驱动晶体管的平面上，所以SRAM单元的尺寸可以被减小。同样地，由于金属硅化物层被形成在接触节点上，所以其寄生电阻也可以被减小从而提高SRAM单元的存取速度。
本发明将从下面参照附图与现有技术对照的说明中被更清楚地理解，其中：
图1是图示了一个第一现有技术的SRAM单元的等效电路图；
图2是图1的SRAM单元的平面视图；
图3A到图3H是图2的SRAM单元的剖面图；
图4是显示了一个第二现有技术SRAM单元的等效电路图；
图5是显示了一个根据本发明的SRAM单元的第一实施例的等效电路图；
图6A到6B是图5的SRAM单元的平面图；
图7A到7J是图6A和6B的SRAM单元的剖面图；
图8是显示了一个根据本发明的SRAM单元的第二实施例的等效电路图；
图9A和9B是图8的SRAM单元的平面图；和
图10A到10M是图9A和9B的SRAM单元的剖面图。
在对优选实施例进行说明之前，将参照图1，2，3A到3H和4对一个现有技术的SRAM单元进行解释。
在显示了现有技术的SRAM单元的等效电路的图1中，在一条字线WL与两条互补位线BL1和BL2之间的每个交点上提供了一个SRAM单元。存储器单元是由利用两个交叉耦合的反相器形成的一个触发器和连在触发器的节点N1与位线BL1和BL2之间的N沟道MOS晶体管Qt1和Qt2构成的。传送晶体管Qt1和Qt2由字线WL的电压控制。
每个反相器包括一个在电源线Vcc和地线GND之间的负载电阻R1(R2)和一个驱动N沟道MOS晶体管Qd1(Qd2)。节点N1被连到驱动晶体管Qd2的栅，以使驱动晶体管Qd2由节点N1的电压驱动。同样地，节点N2被连到驱动晶体管Qd1的栅，以使驱动晶体管Qd1由节点N2的电压驱动。
图2是图1的SRAM单元的平面图，图3A到3H是沿图2的线III-III的剖面图。注意图2所示的SRAM单元是不对称的。
接下来将参照显示了其制造步骤的图3A到3H以及图2对图1的SRAM单元进行说明。
首先，参照图3A，一个P型单晶硅衬底101通过一种硅局部氧化(LOCOS)工艺被热氧化以形成一个大约600nm厚的场硅氧化物层102。其结果是，一个有源区AR(见图2)被场硅化物层102所包围。接着，通过衬底101热氧化而生成一个大约20nm厚的栅硅氧化物层103。
参照图3B，通过化学汽相淀积处理在整个表面上淀积一层大约300nm厚的未掺杂多晶硅层104。随后，形成一个光刻胶图形105，且以剂量为大约1015/cm2、30KeV的能量下注入磷离子。其结果是，光刻胶图形105下面对应于负载电阻R1和R2的多晶硅层104部分的电阻值仍保持高，而其余部分的电阻值变低了。随后，光刻胶图形被除去。
接下来，参照图3C，利用光刻处理将多晶硅层104图形化，结果形成了字线WL(即传送晶体管Qt1和Qt2的栅)，负载电阻R1和R2以及驱动晶体管Qd1和Qd2的栅(见图2)。随后，利用多晶硅层104和场硅氧化物层102作为掩模将剂量为大约2×1013/cm2的磷离子以大约10KeV的能量注入进衬底101中，结果形成了轻掺杂漏(LDD)结构的N-型杂质扩散区106。
接下来，参照图3D，利用CVD处理在整个表面上淀积一层大约150nm厚的硅氧化物层107。随后，形成一个光刻胶图形108。
接下来，参照图3E，通过一次各向异性蚀刻处理将硅氧化物层107深腐蚀。在此情况下，硅氧化物层107只剩下光刻胶图形108下面的硅氧化物层107。随后，光刻胶图形108被除去。
接下来，参照图3F，利用侧壁硅氧化物层107a作为掩模将剂量为大约4×1015/cm2的砷离子注入进衬底101以形成LDD结构的N型杂质扩散区109(见图2)。在此情况下，多晶硅层104的负载电阻R1(R2)没有被注入砷离子，所以负载电阻R1(R2)的电阻值仍保持高。
接下来，参照图3G，利用溅射处理在整个表面上淀积一层大约50到60nm厚的钛层。随后，对钛层在大约650℃的温度下进行一次热处理大约30秒，使得钛层与多晶硅层104发生反应。随后，钛层中未发生反应的部分被碱性溶液如氨水/过氧化氢水混合液(SPM)除去。其结果是，只在多晶硅层104上形成了一个钛硅化物层110。随后，在大约760℃的温度下进行一次热处理大约20秒以降低钛硅化物层110的电阻。注意，这样的热处理如果是在一个太高的温度下进行了超过20秒的时间，则钛层可能会凝结，使得其电阻反而会增加。
最后，参照图3H，利用CVD处理在整个表面上淀积一层硅氧化物层111。随后，在硅氧化物层111上打出接触孔CONT1，CONT2，CONT3和CONT4(见图2)。随后，一个铝层被淀积且图形化以形成一个电极图形112。注意接触孔CONT1为节点N1所用，接触孔CONT2为节点N2所用，接触孔CONT3被用来将驱动晶体管Qd2的栅(节点1)连接到传送晶体管Qt1的源，接触孔CONT4为电源线Vcc所用(未示出)。
这样，图2的SRAM单元被完成了。
然而在图2和图3A到3H显示的上述的SRAM单元中，由于负载电阻R1和R2被形成在与晶体管Qt1，Qt2，Qd1和Qd2的栅相同的平面上，使得SRAM单元的面积增加了，这对集成化来说是不利的。
如果负载电阻R1(R2)被形成在晶体管Qt1，Qt2，Qd1和Qd2的栅的上面，则可以用如图4所示的一个低电阻的多晶硅层112’和一个高电阻的多晶硅层112’(R1)取代图3H中的铝电极图形112。即，在图4中，多晶硅层具有高浓度杂质，多晶硅层112’(R1)具有低浓度杂质。然而在此情况下，当对钛层110进行热处理时，多晶硅层112’尽管含有高浓度的杂质，其电阻也被增加了。其结果是，在节点N1(N2)上的驱动晶体管Qd2(Qd1)的栅和传送晶体管Qt1(Qt2)的源之间的寄生电阻被增加了，从而显著地降低了图1的SRAM单元的存取速度。
在显示了根据本发明的SRAM单元的第一实施例的等效电路图的图5中，提供了两条字线WL1和WL2以取代图1的字线WL。即，传送晶体管Qt1由字线WL1的电压控制，传送晶体管Qt2由字线WL2的电压控制。在此情况下，注意字线WL1的电压与字线WL2的电压相同。
图6A和图6B是图5的SRAM电压的平面图，图7A到7J是沿图6A和6B中的线VII-VII的剖面图。注意图6A和6B所示的SRAM单元是不对称的。
接下来参照显示了其制造步骤的图7A到7J以及图6A和6B解释图5的SRAM单元的结构。
首先，参照图7A，通过(LOCOS)处理将一个P型单晶硅衬底201热氧化以形成一个大约400nm厚的场硅氧化物层202。其结果是，一个有源区AR(见图6A)被场硅氧化物层202包围。随后，通过热氧化衬底201生成一个大约10nm厚的栅硅氧化物层203。
接下来，参照图7B，通过低压化学汽相淀积处理(LPCVD)在整个表面上淀积一层大约300nm厚的N型多晶硅层204。随后，利用光刻处理和各向异性干法蚀刻处理将多晶硅层204图形化，形成字线WL1和WL2(即传送晶体管Qt1和Qt2的栅)和驱动晶体管Qd1和Qd2的栅(见图6A)。随后，利用多晶硅层204和场硅氧化物层202作为掩模将剂量为2×1013/cm2的磷离子以10KeV的能量注入进衬底201中。其结果是形成LDD结构的N-型杂质散区205。
接下来，参照图7C，利用LPCVD处理在整个表面上淀积一层大约100nm厚的硅氧化物层。随后，通过利用光刻处理和各向异性处理蚀刻将硅氧化物层深腐蚀以形成一个侧壁硅氧化物层206。随后，利用侧壁硅氧化物层206作为掩模将剂量为大约5×1015/cm2的磷离子注入进衬底201中以形成具有大约1020/cm3到1021/cm3杂质浓度的LDD结构N型杂质扩散区207(见图6A)。
接下来，参照图7D，利用溅射处理在整个表面上淀积一层大约50到60nm厚的钛层。随后，对钛层在低于700℃的温度如650℃下进行热处理大约30秒，使得钛层与多晶硅层204发生反应。随后，钛层中未发生反应的部分被碱性溶液如SPM除去。其结果是，只在多晶硅层204的上面形成一个钛硅化物层208。随后，在高于800℃的温度下进行一次热处理大约20秒以降低钛硅化物层208的电阻。
接下来，参照图7E，在整个表面上形成一个绝缘层209。即，首先，通过大气压力化学汽相淀积(APCVD)处理淀积一层大约100nm厚的硅氧化物层。随后，利用APCVD处理在硅氧化物层上淀积一层大约600nm厚的含硼磷硅化玻璃(BPSG)层。接着，进行完在大约800℃温度下的热处理之后，对BPSG层进行化学机械抛光处理以将其整平。随后，通过APCVD处理在被整平的BPSG层上淀积一层大约100nm厚的硅氧化物层，这样就完成了绝缘层209。
接下来，参照图7F，在绝缘层209上打出接触孔CON1，CONT2(见图6A)。在此情况下，在接触孔CON1和CONT2中，栅硅氧化物层203和侧壁硅氧化物层206被完全地腐蚀掉。然而，注意在接触孔CONT1和CONT2中的钛硅氧化物层208可以利用硅氧化物到钛硅化物的高腐蚀率的腐蚀处理被保存下来。
接下来，参照图7G，利用溅射处理在整个表面上淀积一层大约50到60nm厚的钛层。随后，对钛层进行温度低于700℃如650℃下的热处理大约30秒，使得钛层与N+型杂质区207和接触孔CONT1和CONT2中的多晶硅层204发生反应。随后，利用碱性溶液如SPM将钛层中未发生反应的部分除去。其结果是，在接触孔CONT1和CONT2中形成了一个钛硅化物层210。随后，进行温度高于800℃下的热处理大约20秒以降低钛硅化物层210的电阻。
接下来，参照图7H，利用LPCVD处理在整个表面上淀积一层大约50到60nm厚的多晶硅(或半绝缘多晶硅(SIPOS))层。在此情况下，如果器件处于氨等离子气氛中，则在钛硅化物层210上将产生氮化物，从而防止当多晶硅(或SIPOS)层生长时活泼的硅与钛硅化物相互发生反应。随后，在大约1×1013/cm2N-型装置离子被注入多晶硅(或(SIPOS))层之后，通过光刻处理和各向异性干法腐蚀处理将后者图形化以形成一个低杂质浓度多晶硅层211。
接下来，参照图7I，一个光刻胶图形212被形成了。随后，将剂量为大约1×1015/cm2的磷(或砷)离子注入进低杂质浓度多晶硅层211中。其结果是，尽管光刻胶图形212下的多晶硅层211的电阻仍保持高，但多晶硅层211的其他部分变成了一个具有低电阻的多晶硅层211’(见图6B)。随后，光刻胶212被除去。
最后，参照图7J，在整个表面是形成一个绝缘层212。即，首先，通过APCVD处理淀积一层大约100nm厚的硅氧化物层。随后，通过APCVD处理在硅氧化物层上淀积一层大约600nm厚的BPSG层。接着，在大约800℃温度下的热处理进行完后，对BPSG层进行一次CMP处理以将其整平。
接着，在绝缘层212中打出接触孔CONT3和CONT4(见图6A和6B)。随后，在绝缘层211上形成由铝之类构成的导电层213并且将其图形化。其结果是，导电层213作为地线GND通过接触孔CONT3和CONT4被连到驱动晶体管Qd1和Qd2的源。
另外，在整个表面上形成一个绝缘层214。随后，在绝缘层214上打出接触孔CONT5和CONT6(见图6A和6B)。随后，将金属销215插入接触孔CONT5和CONT6中。接下来，在绝缘层214上形成一个由铝之类构成的导电层216并将其图形化。其结果是，导电层216作为数据线DL1和DL2通过接触孔CONT5和CONT6被连到传送晶体管Qt1和Qt2的漏。
这样，图6A和6B所示的SRAM单元被完成了。
在图5，6A和6B及图7A到7J中显示的SRAM单元中，由于负载电阻R1和R2被形成在与晶体管Qt1，Qt2，Qd1和Qd2的栅不同的平面上，使得SRAM单元的面积被减少了，其对集成化来说是有利的。另外，由于在节点N1(N2)的驱动晶体管Qd1(Qd2)和传送晶体管Qt1(Qt2)的栅之间提供了钛硅化物层210，节点N1(N2)上的寄生电阻被显著地减小了，从而提高了图5的SRAM单元的存取速度。
在显示了根据本发明的SRAM单元的第二实施例的等效电路图的图8中，提供了P-沟道薄膜晶体管(TFT)Qp1和Qp2以分别取代图5的负载电阻R1和R2。
图9A和图9B是图8的SRAM单元的平面图，图10A到10M是沿图9A和9B中的线X-X的剖面图。注意图9A和9B所示的SRAM单元是不对称的。
接下来参照显示了其制造步骤的图10A到10M以及图6A和6B解释图8的SRAM单元的结构。
首先，参照图10A，以与图7A相同的方式利用LOCOS处理将一个P型单晶硅衬底301热氧化以形成一个大约400nm厚的场硅氧化物层302。其结果是，一个有源区AR(见图9A)被场硅氧化物层302包围。随后，通过热氧化衬底301生成一个大约10m厚的栅硅氧化物层303。
接下来，参照图10B，以与图7B相同的方式利用LPCVD处理在整个表面上淀积一层大约300nm厚的N型多晶硅层304。随后，利用光刻处理和各向异性干法腐蚀处理将多晶硅层304图形化，形成字线WL1和WL2(即传送晶体管Qt1和Qt2的栅)和驱动晶体管Qd1和Qd2的栅(见图9A)。随后，利用多晶硅层304和场硅氧化物层302作为掩模将剂量为2×1013/cm2的磷离子以大约10KeV的能量注入进衬底301中。其结果是形成了LDD结构的N-型杂质散区305。
接下来，参照图10C，以与图7C相同的方式利用LPCVD处理在整个表面上淀积一层大约100nm厚的硅氧化物层。随后，通过光刻处理和各向异性蚀刻处理将硅氧化物层深腐蚀以形成一个侧壁硅氧化物层306。随后，利用侧壁硅氧化物层306作为掩模将剂量为大约5×1015/cm2的砷离子注入进衬底301中以形成具有大约1020/cm3到1021/cm3浓度的LDD结构的N型杂质扩散区307(见图9A)。
接下来，参照图10D，以与图7D相同的方式利用溅射处理在整个表面上淀积一层大约50到60nm厚的钛层。随后，对钛层在低于700℃的温度如650℃下进行热处理大约30秒，使得钛层与多晶硅层304发生反应。随后，钛层中未发生反应的部分被碱性溶液如SPM除去。其结果是，只在多晶硅层304的上面形成一个钛硅化物层308。随后，在高于800℃的温度下进行一次热处理大约20秒以降低钛硅化物层308的电阻。
接下来，参照图10E，以与图7E相同的方式在整个表面上形成一个绝缘层309。即，首先，利用APCVD处理淀积一层大约100nm厚的硅氧化物层。随后，利用APCVD处理在硅氧化物层上淀积一层大约600nm厚的BPSG层。接着，在进行完大约800℃温度下的热处理之后，对BPSG层进行化学机械抛光处理以将其整平。随后，利用APCVD处理在被整平的BPSG层上淀积一层大约100nm厚的硅氧化物层，这样就完成了绝缘层309。
接下来，参照图10F，以与图7F相同的方式在绝缘层309上打出接触孔CONT1，CONT2(见图9A)。在此情况下，在接触孔CONT1和CONT2中，栅硅氧化物层303和侧壁硅氧化物层306被完全地腐蚀掉。然而，注意在接触孔CONT1和CONT2中的钛硅氧化物层308可以利用硅氧化物到钛硅化物的高腐蚀率的腐蚀处理被保存下来。
接下来，参照图10G，以与图7G相同的方式利用溅射处理在整个表面上淀积一层大约50到60nm厚的钛层。随后，对钛层进行温度低于700℃如650℃的热处理大约30秒，使得钛层与N型杂质区307及接触孔CONT1和CONT2中的多晶硅层304发生反应。随后，利用碱性溶液如SPM将钛层中未发生反应的部分除去。其结果是，在接触孔CONT1和CONT2中形成了一个钛硅化物层310。随后，进行一次温度高于800℃的热处理大约20秒以降低钛硅化物层310的电阻。
接下来，参照图10H，利用LPCVD处理在整个表面上淀积一层大约50到60nm厚的多晶硅层311。在此情况下，如果装置处于氨等离子气氛中，则在钛硅化物层310上将生长氮化物，从而防止当多晶硅层311生长时活泼的硅与钛相互发生反应。随后，在将大约1×1013/cm2到1×1015/cm2的N型杂质离子注入进多晶硅层311后，利用光刻处理和各向异性干法腐蚀处理将后者图形化以形成传送晶体管Qp1和Qp2的栅。
接下来，参照图10I，利用LPCVD处理在整个表面上淀积一层大约5到20nm厚的用于传送晶体管Qd1和Qd2的栅硅氧化物层313。随后，利用各向异性腐蚀处理在硅氧化物层313上打出接触孔CONT3和CONT4(见图9B)。这样，传送晶体管Qd1和Qd2的栅被接触孔CONT3和CONT4暴露出来。
接下来，参照图10J，在整个表面上生成一个非晶体硅层，并且在大约600℃的温度下对非晶体硅层进行一次热处理。其结果是，非晶体硅层被转换为多晶硅层314。在将大约1×1012到1013/cm2的N型杂质注入进多晶硅层314后，通过干法腐蚀处理将多晶硅层图形化。
接下来，参照图10K，一个光刻胶图形315被形成。随后，利用光刻胶图形315将剂量为大约1×1014到1015/cm2的硼离子(B或B2)注入进多晶硅层314中。接着，将光刻胶图形315除去。其结果是，如图10L所示，多晶硅层314被划分成每个传送晶体管Qp1和Qp2(见图9B)的一个沟道区314(C)，一个源区314(S)和一个漏区314(D)。
最后，参照图10M以与图7J相同的方式在整个表面形成一个绝缘层316。即，首先，利用APCVD处理淀积一层大约100nm厚的硅氧化物层。随后，利用APCVD处理在硅氧化物层上淀积一层大约600nm厚的BPSG层。接着，在大约800℃温度下的热处理进行完后，对BPSG层进行一次CMP处理以将其整平。
接着，在绝缘层316中打出接触孔CONT5和CONT6(见图9A和9B)。随后，在绝缘层316上形成由铝或之类构成的导电层317并且将其摹制图形。其结果是，导电层317作为地线GND通过接触孔CONT5和CONT6被连到驱动晶体管Qd1和Qd2的源。
另外，在整个表面上形成一个绝缘层318。随后，在绝缘层318上打出接触孔CONT7和CONT8(见图9A和9B)。随后，将金属插座319插入接触孔CONT7和CONT8。接下来，在绝缘层318上形成一个由铝或之类构成的导电层320并将其摹制图形。其结果是，导电层320作为数据线DL1和DL2通过接触孔CONT7和CONT8被连到传送晶体管Qt1和Qt2的漏。
这样，图9A和9B所示的SRAM单元被完成了。
如图8，9A和9B及图10A到10M中所示的SRAM单元中，由于传送晶体管被形成在与晶体管Qt1，Qt2，Qd1和Qd2的栅不同的平面上，使得SRAM单元的面积被减少了，这对集成化来说是有利的。另外，由于在节点N1(N2)的驱动晶体管Qd1(Qd2)的栅和传送晶体管Qt1(Qt2)的源之间提供了钛硅化物层310，节点N1(N2)上的寄生电阻显著地减小了，从而提高了图8的SRAM单元的存取速度。
在上述第二实施例中，传送晶体管的栅在沟道区的下方。然而，本发明也可以被应用于传送晶体管的栅在沟道区的上方的SRAM单元。
如上所述，根据本发明，由于负载电阻或传送晶体管被形成在不同于传送晶体管和驱动晶体管的平面上，所以SRAM单元的大小可以被减小。例如，此SRAM单元的面积与图1，2和3A到3H的现有技术SRAM单元的面积相比可以减小大约30％。另外，由于金属硅化物层被形成在相连的节点上，其寄生电阻可以被减小，从而提高SRAM单元的存取速度。例如，寄生电阻与图4的现有技术的SRAM单元相比可被减小到原寄生电阻的上百分之一。

Claims (10)

1.一种形成于一个半导体衬底(201，301)中的静态存储器单元，其特征在于包括：
第一和第二节点(N1，N2)；
一个第一驱动MOS晶体管(Qd1)，具有一个连到上述第一节点的漏和连到上述第二节点的栅；
一个第二驱动MOS晶体管(Qd2)，具有一个连到上述第二节点的漏和连到上述第一节点的栅；
一个第一传送MOS晶体管(Qt1)，具有一个连到上述第一节点的源；
一个第二传送MOS晶体管(Qt2)，具有一个连到上述第二节点的源；
一个连到上述第一节点的第一负载元件(R1，Qp1)；和
一个连到上述第二节点的第二负载元件(R2，Qp2)，
上述第一驱动MOS晶体管的漏和上述第一传送MOS晶体管的源由上述半导体衬底中的一个第一杂质区(205，206)形成，
上述第二驱动MOS晶体管的漏和上述第二传送MOS晶体管的源由上述半导体衬底中的一个第二杂质区(205，206)形成，
上述静态存储器单元另外包括：
一个形成在上述第一杂质区和上述第二驱动MOS晶体管上的第一金属硅化物层(210，310)；和
一个形成在上述第二杂质区和上述第一驱动MOS晶体管上的第二金属硅化物层(210，310)，
上述第一和第二负载元件分别被形成在上述第一和第二金属硅化物层上。
2.如权利要求1所要求的静态存储器单元，其中上述第一和第二负载元件为电阻(R1和R2)。
3.如权利要求2所要求的静态存储器单元，其中上述电阻由多晶硅构成。
4.如权利要求1所要求的静态存储器单元，其中上述第一和第二负载元件为薄膜晶体管(Qp1和Qp2)。
5.如权利要求4所要求的静态存储器单元，其中上述薄膜晶体管为P沟道型，且上述第一和第二驱动MOS晶体管和上述第一和第二传送MOS晶体管为N沟道型。
6.如权利要求1所要求的静态存储器单元，其中上述第一和第二驱动MOS晶体管及上述第一和第二传送MOS晶体管的栅由一个多晶硅层(204，304)和形成在上述多晶硅层上的金属硅化物层(208，308)构成。
7.一种用于制造包括第一和第二驱动MOS晶体管(Qd1，Qd2)，第一和第二传送MOS晶体管(Qt1，Qt2)及第一和第二负载元件(R1，R2，Qp1，Qp2)的静态存储器单元的方法，其特征在于包括：
在半导体衬底(201，301)上形成一个第一多晶硅层(204，304)；
将上述第一多晶硅层图形化，其结果是形成上述第一和第二驱动MOS晶体管和上述第一和第二传送MOS晶体管的栅；
利用上述第一和第二驱动MOS晶体管和上述第一和第二传送MOS晶体管的栅作掩模将第一杂质注入进上述半导体衬底中；
上述第一杂质被注入后，在上述第一和第二驱动MOS晶体管和上述第一和第二传送MOS晶体管的栅的侧壁上形成侧壁绝缘层(206，306)；
利用上述第一和第二驱动MOS晶体管和上述第一和第二传送MOS晶体管的栅和上述侧壁绝缘层作掩模将第二杂质注入进上述半导体衬底中，其结果是形成上述第一和第二驱动MOS晶体管和上述第一和第二传送MOS晶体管的源和漏；
上述第二杂质被注入后，在上述第一和第二驱动MOS晶体管和上述第一和第二传送MOS晶体管的栅上形成一个第一金属硅化物层(208，308)；
上述第一金属硅化物层被形成后，在上述静态存储器单元的整个表面上形成一个第一绝缘层(209，309)；
在上述第一绝缘层和上述侧壁绝缘层中打出第一和第二接触孔(CONT1，CONT2)，上述第一接触孔暴露出上述第一驱动MOS晶体管的漏，上述第一传送MOS晶体管的源和第二驱动MOS晶体管的栅，上述第二接触孔暴露出上述第二驱动MOS晶体管的漏，上述第二传送MOS晶体管的源和上述第一驱动MOS晶体管的栅；
在上述第一和第二接触孔中形成一个金属硅化物层(210，310)；和
在上述第二金属硅化物层和上述第一绝缘层上形成上述第一和第二负载元件。
8.如权利要求7所要求的方法，其中上述第一和第二负载元件的形成步骤包括：
在上述第二金属硅化物层和上述第一绝缘层上形成一个第二多晶硅层(211)；和
部分地将第三杂质注入上述第二多晶硅层中。
9.如权利要求7所要求的方法，其中上述第一和第二负载元件的形成步骤包括：
在上述第二金属硅化物层和上述第一绝缘层上形成一个第二多晶硅层(311)；
在上述第二多晶硅层上形成一个第二绝缘层(312)；和
形成一个第三多晶硅层(314)，
上述第二和第三多晶硅层与上述第二绝缘层一起形成了薄膜晶体管。
10.如权利要求7所要求的方法，在上述第二金属硅化物层被形成之后及上述第一和第二负载元件被形成之前另外还包括一个将上述静态存储器单元暴露在氨等离子气中的步骤。
CN98100466A 1997-02-27 1998-02-27 能够提高存取速度的静态半导体存储器装置 Pending CN1195892A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP043423/97 1997-02-27
JP9043423A JPH10242299A (ja) 1997-02-27 1997-02-27 半導体記憶装置及びその製造方法

Publications (1)

Publication Number Publication Date
CN1195892A true CN1195892A (zh) 1998-10-14

Family

ID=12663300

Family Applications (1)

Application Number Title Priority Date Filing Date
CN98100466A Pending CN1195892A (zh) 1997-02-27 1998-02-27 能够提高存取速度的静态半导体存储器装置

Country Status (4)

Country Link
US (2) US6178110B1 (zh)
JP (1) JPH10242299A (zh)
KR (1) KR100302578B1 (zh)
CN (1) CN1195892A (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3436462B2 (ja) * 1996-11-01 2003-08-11 三菱電機株式会社 半導体装置
JP2000003966A (ja) 1998-06-15 2000-01-07 Nec Corp 半導体記憶装置及びその製造方法
KR100576466B1 (ko) * 1998-12-30 2006-08-10 주식회사 하이닉스반도체 반도체소자
JP3307612B2 (ja) 1999-07-05 2002-07-24 日本電気株式会社 半導体装置の製造方法
JP2001068564A (ja) * 1999-08-30 2001-03-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001203347A (ja) 2000-01-18 2001-07-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003023112A (ja) * 2001-07-09 2003-01-24 Hitachi Ltd 半導体集積回路装置
US20050275043A1 (en) * 2004-06-10 2005-12-15 Chien-Chao Huang Novel semiconductor device design
US7262987B2 (en) * 2005-02-01 2007-08-28 International Business Machines Corporation SRAM cell using tunnel current loading devices

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH061776B2 (ja) 1985-11-29 1994-01-05 三菱電機株式会社 半導体集積回路装置及びその製造方法
JP2665972B2 (ja) 1989-03-10 1997-10-22 富士通株式会社 半導体装置の製造方法
JPH0370173A (ja) * 1989-08-09 1991-03-26 Sony Corp 半導体メモリ
JP2861225B2 (ja) 1990-03-26 1999-02-24 株式会社デンソー 車両内燃機関系の制御装置
JPH0541378A (ja) * 1991-03-15 1993-02-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3074758B2 (ja) * 1991-03-28 2000-08-07 日本電気株式会社 スタティック半導体記憶装置及びその製造方法
JPH04320371A (ja) 1991-04-19 1992-11-11 Fujitsu Ltd 半導体装置及びその製造方法
JPH05251665A (ja) 1992-03-04 1993-09-28 Nec Corp 半導体装置の製造方法
JP2658844B2 (ja) * 1993-12-16 1997-09-30 日本電気株式会社 半導体記憶装置
JP2906971B2 (ja) 1993-12-30 1999-06-21 日本電気株式会社 半導体記憶装置の製造方法
JP3337825B2 (ja) 1994-06-29 2002-10-28 三菱電機株式会社 内部配線を有する半導体装置およびその製造方法
JP2601202B2 (ja) 1994-07-05 1997-04-16 日本電気株式会社 半導体記憶装置
JPH08130254A (ja) * 1994-10-31 1996-05-21 Mitsubishi Electric Corp 半導体記憶装置
JP2830770B2 (ja) * 1995-03-30 1998-12-02 日本電気株式会社 スタティック型半導体記憶装置
JP2694815B2 (ja) * 1995-03-31 1997-12-24 日本電気株式会社 半導体装置およびその製造方法
JP3609868B2 (ja) * 1995-05-30 2005-01-12 株式会社ルネサステクノロジ スタティック型半導体記憶装置
US5973369A (en) * 1997-03-11 1999-10-26 Nec Corporation SRAM having P-channel TFT as load element with less series-connected high resistance
US5734179A (en) * 1995-12-12 1998-03-31 Advanced Micro Devices, Inc. SRAM cell having single layer polysilicon thin film transistors

Also Published As

Publication number Publication date
US6178110B1 (en) 2001-01-23
US6268240B1 (en) 2001-07-31
JPH10242299A (ja) 1998-09-11
KR100302578B1 (ko) 2001-09-22
KR19980071810A (ko) 1998-10-26

Similar Documents

Publication Publication Date Title
CN100365769C (zh) 半导体器件及其制作方法
US7521715B2 (en) Node contact structures in semiconductor devices
US7479673B2 (en) Semiconductor integrated circuits with stacked node contact structures
CN1282253C (zh) 具有小袋的半导体器件及其制造
US20010000629A1 (en) Semiconductor device and process of producing the same
US5341014A (en) Semiconductor device and a method of fabricating the same
KR100424744B1 (ko) 집적cmos회로제조방법
CN1195892A (zh) 能够提高存取速度的静态半导体存储器装置
US6320260B1 (en) Semiconductor device and method for manufacturing the same
JPH03154377A (ja) 多結晶シリコン・ダイオード負荷を持つ小型スタティックｒａｍ
CN1574293A (zh) 半导体集成电路器件的制造方法和半导体集成电路器件
CN1420546A (zh) 半导体集成电路器件的制造方法
US20080012081A1 (en) Semiconductor device and method of manufacturing the same
CN1283007C (zh) 半导体装置和其生产方法
US6812521B1 (en) Method and apparatus for improved performance of flash memory cell devices
CN1677681A (zh) 绝缘层上覆硅（soi）组件的联机结构
CN101068028A (zh) 半导体结构及金属氧化物半导体元件的制作方法
US5077226A (en) Manufacturing method for BiCMOS devices
CN1236497C (zh) 半导体装置及其制造方法
CN100382255C (zh) 平坦多晶硅薄膜晶体管的制作方法
JPH0927552A (ja) 半導体集積回路装置およびその製造方法
JPH09260512A (ja) 半導体メモリ装置及びその製造方法
US6200870B1 (en) Method for forming gate
US5985723A (en) ROM coding by neuron activation
KR19980016818A (ko) 반도체 장치 제조방법

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.

Effective date: 20030403

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20030403

Address after: Kanagawa, Japan

Applicant after: NEC Corp.

Address before: Tokyo, Japan

Applicant before: NEC Corp.

AD01 Patent right deemed abandoned
C20 Patent right or utility model deemed to be abandoned or is abandoned