KR100423619B1 - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 직접 콘택트 저항을 저감시키고, 펀치스루 마진을 유지하면서 고에너지 SAC주입을 실행하여 접합 리크를 저감하는 기술을 제공한다.
기판과, 기판상에 형성된 트랜지스터로서 소스, 드레인 및 소스에서 드레인으로 흐르는 전류를 제어하는 게이트로 이루어지는 트랜지스터와, 소스 및 드레인 중의 적어도 한쪽과 전기적으로 접속되고, 도펀트를 포함하는 도전성의 재료로 형성된 콘택트 플러그(contact plug)를 구비한 반도체 집적 회로 장치로서, 콘택트 플러그는 적어도 제 1 층 및 제 2 층으로 형성되고, 제 1 층은 소스 및 드레인의 한쪽과 접하고, 제 1 농도의 도펀트를 포함하는 재료로 형성된 층이며, 제 2 층은 제 2 농도의 도펀트를 포함하는 재료의 층으로 형성된 층이며, 제 1 농도는 제 2 농도보다 높은 반도체 집적 회로 장치 등을 제공한다.
Description
본 발명은 주로 DRAM (Dynamic Random Access Memory)의 각 소자에 있어서의 비트선 콘택트 및 저장 노드 콘택트를 제조하는 기술에 관한 것이다.
도 12는 종래의 제조 방법에 의해 폴리 플러그(125-1, 125-2)를 형성한 실리콘 기판(120)을 나타낸다. 폴리 플러그(125-1)는 예를 들면 DRAM의 기억 소자로서 데이터를 축적하는 메모리 캐패시터의 전극(저장 노드)과의 콘택트, 그리고 폴리 플러그(125-2)는 비트선과의 콘택트를 확보하기 위한 플러그이다.
실리콘 기판(120)의 제조 공정을 간단히 설명하면, 우선 실리콘 기판(120)상에 트랜지스터가 형성된다. 도면에는, 트랜지스터의 일부로서의 게이트 전극(121)을 도시한다. 계속해서, 사이드월(122), 절연 층간막(123)이 형성되고, SAC(Self Aligned Contact) 에칭에 의해 게이트 전극(121)의 양측에 2개의 콘택트 홀을 개구시킨다. 콘택트 홀이 개구되면, 거기에 인(P)을 SAC 주입하여 n-영역(124-1, 124-2)을 형성한다. 마지막으로, 그 콘택트 홀에 인(P)이 도핑된 폴리실리콘을 퇴적시켜 폴리 플러그(125-1, 125-2)가 형성된다.
DRAM의 미세화에 따라 메모리 셀의 콘택트 플러그의 플러그 직경이 축소되고, DRAM의 전류 구동 능력(Ids)이 저하한다고 하는 문제가 발생하고 있다. 폴리 플러그와 n-영역 사이의 직접 콘택트 저항이 증가하기 때문이다.
또한, 종래의 제조 공정에서는, n-영역(124-1, 124-2)이 서로 근접해서 형성되기 때문에, 채널 방향으로의 펀치스루 마진을 충분히 취할 수 없다. 더욱 구체적으로 설명하면, 인(P)을 SAC 주입하여 실리콘 기판 상에 n-영역(124-1, 124-2)을 형성할 때, n-영역은 게이트 전극(121)이 존재하는 가로 방향(채널 방향)으로 확산한다. 그 때문에, n-영역이 서로 근접해서 형성되어 펀치스루를 발생시킬 우려가 있다. 여기서, 「펀치스루」라는 것은 트랜지스터의 드레인 공핍층(空乏層)이 소스에 가까워져서 드레인 공핍층과 소스 공핍층이 연결되는 것에 의해, 소스-드레인 사이에 전류가 흐르는 상태로 되는 현상을 말한다. 따라서, 「펀치스루 마진」 이라는 것은 펀치스루를 일으키지 않기 위한 마진을 말한다.
또한, 펀치스루 마진을 충분히 취할 수 없다는 것은 더 높은 에너지로 인(P)을 SAC 주입할 수 없다는 것을 의미한다. 고에너지로 SAC 주입을 실행하면, n-영역의 채널 방향으로의 확산이 한층 더 커지기 때문이다. P-웰과 n-영역의 PN 접합 리크가 더 높은 에너지에 의한 SAC 주입에 의해 저감되는 것을 감안하면, 종래의 제조 공정에서는 더 이상 DRAM의 성능을 향상시킬 수 없다.
상술한 바와 같이 메모리 셀의 트랜지스터의 성능이 저하하면, DRAM의 데이터 기록, 판독 마진도 저하시켜 리프레쉬 특성(주로, 리프레쉬 사이클 시간)에도 큰 영향을 미치게 된다.
본 발명의 목적은 직접 콘택트 저항을 저감시키는 것 및 펀치스루 마진을 유지하면서 고에너지 SAC 주입을 행하여 접합 리크를 저감하는 것이다.
도 1은 실시예 1에 따른 반도체 집적 회로 장치의 단면도,
도 2는 게이트가 형성된 기판을 나타내는 도면,
도 3은 게이트 상에 형성된 절연막과 그 위에 퇴적된 층간막을 나타낸 도면.
도 4는 리소그래피 및 SAC 에칭에 의해서 콘택트 홀이 개구된 기판을 나타낸 도면,
도 5는 인(P) 이온의 SAC 주입에 의해 형성된 n-영역을 도시한 도면,
도 6은 고농도의 인(P)이 도핑된 폴리실리콘층을 얇게 퇴적시킨 기판을 나타낸 도면,
도 7은 종래 이용되고 있는 농도의 인(P)이 도핑된 폴리실리콘층을 퇴적시킨 기판을 나타낸 도면,
도 8은 퇴적시킨 층에 에치백을 행하고, 또한 화학 기계적 연마를 행한 기판을 나타낸 도면,
도 9는 실시예 2에 따른 리세스가 형성된 기판을 나타내는 도면,
도 10은 실시예 2에 따른 리세스가 형성된 기판을 이용한 반도체 집적 회로 장치를 나타낸 도면,
도 11은 더 깊은 리세스를 갖는 반도체 집적 회로 장치를 나타내는 도면,
도 12는 종래의 제조 방법에 의해 폴리 플러그를 형성한 실리콘 기판을 나타내는 도면.
도면의 주요부분에 대한 부호의 설명
1 : 반도체 집적 회로 장치 10 : 기판
20 : 게이트 22 : n-영역
30 : 사이드월(측벽) 40 : 층간막
50 , 55 : n-영역 72 : 콘택트 플러그
60 : 고농도의 도펀트를 포함하는 재료로 형성된 얇은 층
70 : 통상의 농도의 도펀트를 포함하는 재료로 형성된 층
본 발명에 따른 반도체 집적 회로 장치는, 기판과, 기판상에 형성된 트랜지스터로서, 소스, 드레인 및 상기 소스에서 상기 드레인으로 흐르는 전류를 제어하는 게이트로 이루어지는 트랜지스터와, 소스 및 드레인 중의 적어도 한쪽과 전기적으로 접속되고, 도펀트를 포함하는 도전성 재료로 형성된 콘택트 플러그를 구비한 반도체 집적 회로 장치로서, 상기 콘택트 플러그는 적어도 제 1 층 및 제 2 층으로 형성되고, 상기 제 1 층은 상기 소스 및 드레인 중의 한쪽과 접하고, 제 1 농도의 도펀트를 포함하는 상기 재료로 형성된 층이며, 상기 제 2 층은 제 2 농도의 도펀트를 포함하는 상기 재료의 층으로 형성된 층이며, 상기 제 1 농도는 상기 제 2 농도보다 높은 반도체 집적 회로 장치로서, 이것에 의해 상기 목적이 달성된다.
상기 소스 및 드레인 중의 한쪽은 제 1 에너지 및 제 1 에너지보다 높은 제 2 에너지로 이온이 주입된 영역이며, 상기 제 2 에너지로 주입된 이온은 상기 제 1 층을 통하여 주입된 이온이라도 좋다.
상기 기판의 상기 소스 및 드레인 중의 한쪽에는 오목부가 형성되어 있고, 상기 제 2 에너지로 주입된 이온은 또한 상기 오목부를 통하여 주입된 이온이라도 좋다.
상기 재료는 인(P)이 도핑된 폴리실리콘이라도 좋다.
상기 이온은 인(P) 이온이라도 좋다.
본 발명의 반도체 집적 회로 장치의 제조 방법은 기판을 제공하는 단계와, 소스, 드레인 및 상기 소스에서 상기 드레인으로 흐르는 전류를 제어하는 게이트로이루어지는 트랜지스터를 형성하는 단계와, 상기 소스 및 드레인 중의 한쪽 위에 제 1 농도의 도펀트를 포함하는 도전성 재료로 제 1 층을 형성하는 단계와, 상기 제 1 층 위에 제 2 농도의 도펀트를 포함하는 상기 재료로 제 2 층을 형성하고 상기 제 1 층 및 제 2 층으로 이루어지는 콘택트 플러그를 형성하는 단계로서, 상기 제 1 농도가 상기 제 2 농도보다 높은 단계로 이루어지는 반도체 집적 회로 장치의 제조 방법으로서, 이것에 의해 상기 목적이 달성된다.
제 1 층을 형성하는 상기 단계는 소스 및 드레인 중의 적어도 한쪽에 제 1 에너지로 이온을 주입한 후에 상기 제 1 층을 형성하는 단계이며, 콘택트 플러그를 형성하는 상기 단계는 상기 제 1 층을 통하여 상기 제 1 에너지보다 높은 제 2 에너지로 이온을 주입한 후에 상기 제 2 층을 형성하는 단계라도 좋다.
제 2 에너지로 이온을 주입하는 상기 단계는 상기 소스 및 드레인 중의 한쪽을 에칭하여 상기 기판에 오목부를 형성하는 단계와, 또 상기 오목부를 통하여 상기 제 2 에너지로 이온을 주입하는 단계로 이루어져 있어도 좋다.
상기 재료는 인(P)이 도핑된 폴리실리콘이라도 좋다.
상기 이온은 인(P) 이온이라도 좋다.
이하, 첨부의 도면을 참조하여, 본 발명의 실시예를 설명한다.
(실시예 1)
도 1은 실시예 1에 의한 반도체 집적 회로 장치의 단면도를 나타낸다. 반도체 집적 회로 장치(1)는 DRAM(Dynamic Random Access Memory)로서 적용 가능한 집적 회로 장치이다. 예를 들면, 도면에서는 트랜지스터 부분만이 도시되어 있지만, 반도체 집적 회로 장치(1)는 다른 도시되지 않는 구성요소(비트선, 워드선, 메모리 캐패시터 등)와 함께, DRAM의 메모리 셀을 구성할 수 있다.
본 실시예에 따른 반도체 집적 회로 장치(1)의 특징은 기판(10)과 접하고, 또한 고농도의 도펀트를 포함하는 재료로 형성된 얇은 층(60)과, 통상의 농도의 도펀트를 포함하는 재료로 형성된 층(70)으로 이루어지는 인(P)이 도핑된 폴리실리콘을 이용하여 콘택트 플러그(72)를 형성한 것이다. 이에 의해, 기판 계면의 인 농도가 증가하므로, 직접 콘택트 저항을 저하시킬 수 있다. 또한, 얇은 층(60)을 형성한 후에 그 층(60)을 통해서 고에너지로 인(P) 이온을 SAC 주입하므로, 채널 방향의 펀치스루 마진을 유지할 수 있어, 접합 리크를 저감시킬 수 있다. 또한, 본 명세서에서 말하는 「접합 리크」는 메모리셀 내의 P웰과 트랜지스터의 소스·드레인을 형성하는 n-영역과의 PN 접합으로부터의 전류 리크를 말한다.
반도체 집적 회로 장치(1)는 P형 실리콘 기판(10)과, 복수의 트랜지스터와, 소자 분리 영역(2)과, 사이드월(30)과, 층간막(40)과, 콘택트 플러그(72)를 포함한다. 이하, 각 구성요소에 대하여 설명한다.
기판(10)상에는 인(P) 이온이 다른 에너지로 두 번 주입(SAC 주입 : self aligned contact)되어 있다. SAC 주입은 마스크에 의해 이미 완성된 콘택트 부분을 자기정합적으로 이용하여 불순물을 주입하는 것을 말한다. 불순물을 주입함으로써, 콘택트 플러그의 표면 저항을 저감할 수 있다. SAC 주입에 의하면, 마스크맞춤의 마진을 작게 할 수 있어, 회로를 미세화할 수 있다. 두 번의 이온 주입에 의해 기판(10)상에는 종래부터 통상 이용되는 에너지 주입으로 형성된 n-영역(50)과, 종래부터 고에너지에 의한 주입으로 형성된 n-영역(55)이 존재한다. n-영역(50, 55)의 형성 과정은 후술한다.
복수의 트랜지스터는 여기서는 N채널형 금속 산화막 반도체 전계 효과 트랜지스터(N채널형 MOSFET)로 한다. 이 트랜지스터는 데이터를 축적하는 메모리 캐패시터부(도시하지 않음)와 비트선(도시하지 않음) 사이에 배치되며, 데이터의 수송을 제어하기 위한 트랜지스터로서, 전송 게이트라고도 불린다. 복수의 트랜지스터의 각각은 게이트(20)와, 소스(또는 드레인)로서의 n-영역(22)을 포함한다. 간략화를 위해 참조 부호는 붙이고 있지 않지만, 게이트(20)를 사이에 두고 기판(10)상의 반대측 영역이 드레인(또는 소스)이다. 도면에서는 복수의 게이트(20)가 도시되어 있지만, 본 명세서에서는 주로 참조 부호가 붙여진 게이트(20)와 n-영역(22)에 관련된 트랜지스터를 중심으로 설명한다. 또한, 도면에 있어서 게이트(20)는 단일의 재료로 형성되어 있는 것처럼 도시되어 있지만, 말할 필요도 없이 기판(10)과 접하도록 산화물의 층이 존재하고, 그 위에 금속층이 퇴적되어 있다.
소자 분리 영역(2)은 복수의 트랜지스터를 서로 전기적으로 절연하기 위해서, 예를 들면, TE0S (Tetra Etyle 0rtho Silicate) 등을 이용하여 형성한다.
사이드월(30)은 게이트(20)의 옆 및 상면을 덮도록 형성된 절연막을 말한다.사이드월(30)에 의하면, N채널형 MOSFET의 핫 캐리어(hot carrier)에 의한 특성변동을 방지할 수 있다. 그 재료는 예를 들면 질화 실리콘(SiN)이다.
층간막(40)은 콘택트 플러그(72)가 별도의 콘택트 플러그 등과 전기적으로 접속되지 않도록 형성된 층간절연막이다. 그 재료는 예를 들면 BPTEOS(Boro Phospho Tetra Etyle Ortho Silicate)이며, 비교적 낮은 온도에서 평탄성을 얻을 수 있다.
콘택트 플러그(72)는 예를 들면 DRAM의 기억 소자로서의 데이터를 축적하는 메모리 캐패시터의 전극(저장 노드)(도시하지 않음)과의 콘택트, 또는 DRAM의 비트선(도시하지 않음)과의 콘택트를 확보하기 위한 플러그이다. 예를 들면, 콘택트 플러그(72')는 저장 노드와의 콘택트를 확보하는 콘택트 플러그로서, 그의 왼쪽 옆에 도시된 콘택트 플러그(72)는 비트선(도시하지 않음)과의 콘택트를 확보하기 위한 콘택트 플러그이다. 본 실시예에서 콘택트 플러그는 인(P)이 도핑된 폴리실리콘에 의해 형성된다. 상술한 바와 같이, 본 실시예에 따른 콘택트 플러그(72, 72')는 기판(10)과 접하고, 또한 고농도의 도펀트를 포함하는 재료로 형성된 얇은 층(60, 60')과, 통상의 농도의 도펀트를 포함하는 재료로 형성된 층(70, 70')으로 형성되어 있다. 이하, 도 2∼도 8을 참조하여 이들 층의 형성 과정을 설명한다. 또, 이하의 설명에서는 도 1의 콘택트 플러그(72)의 형성만을 설명한다. 도시된 바와 같이, 복수의 콘택트 플러그가 존재하는 경우에 있어서도, 병렬로 이하 설명하는 처리를 실행하면, 동일 기판(10)상에 완전히 동일한 콘택트 플러그를 동시에 형성할 수 있다.
도 2는 게이트(20-1, 20-2)가 형성된 기판(10)을 도시한 도면이다. 게이트는 예를 들면 이하와 같은 공정에 의해 형성된다. 우선, P형 실리콘 기판(10)상에 얇은 절연막(SiO2)을 퇴적시키고, 또한 그 위에 A1, Au 등 또는 다른 결정 실리콘을 퇴적시킨다. 그리고, 에칭에 의해 게이트(20-1, 20-2) 이외의 부분을 제거한다. 다음에, 기판(10)에 불순물 농도가 높은 n-영역(전극:22)을 매립한다. 여기에는 예를 들면 P(인) 이온이 이용된다. 도시하지 않았지만, n-영역(22)에 근접한 위치에 이미 1개의 n-영역이 형성되어 있다. 이들은 각각 트랜지스터의 소스 및 드레인으로 된다. 이렇게 해서 게이트(20-1, 20-2)와 소스(또는 드레인) 전극(22)이 형성된다.
도 3은 게이트(20-1, 20-2) 상에 퇴적된 절연막(30)과, 또한 그 위에 퇴적된 층간막(40)을 도시한 도면이다. 절연막(30)은 후에 사이드월(30)(도 1)을 형성하는 막이다. 층간막(40)은 평탄화되어 있다는 것을 알 수 있다. 그리고, 이러한 기판(10)에 대해서 다음에 리소그라피 및 SAC 에칭이 행하여진다. 도 4는 리소그라피 및 SAC 에칭에 의해 콘택트 홀이 개구된 기판(1O)을 도시한 도면이다. 콘택트 홀은 기판(1O) 상의 n-영역(22), 사이드월(30-1), (30-2) 및 층간막(40-1, 40-2)에 의해 둘러싸인 부분이다.
계속해서, 도 5는 인(P) 이온의 SAC 주입에 의해 형성된 n-영역(50)을 도시한 도면이다. SAC 주입은 종래 실행되었던 에너지 조건으로 실행한다. 따라서,종래예를 나타내는 n-영역(124-1, 124-2)(도 12)과 동일한 n-영역이 형성된다. n-영역(50)은 n-영역(22)과 중첩되도록 기판(10)의 표면 및 내면에 형성된다.
도 6은 또한 고농도의 인(P)이 도핑된 폴리실리콘층(60)을 얇게 퇴적시킨 기판(10)을 도시한 도면이다. 고농도의 인(P)이 도핑된 폴리실리콘을 퇴적시키는 이유는 기판(10)과의 계면 부분의 인 농도가 증가하여, 직접 콘택트 저항을 저감할 수 있기 때문이다. 그 후, 얇게 퇴적된 층(60)을 통하여 고에너지로 인(P) 이온이 SAC 주입된다. 이것은 얇게 퇴적한 층(60)이 존재하는 상태에서 그 층(60) 너머로 이온 주입이 행하여지는 것을 의미한다. 이 때문에, 「얇게」라는 것은 고에너지의 인 이온이 그 막을 충분히 통과할 수 있을 정도로 얇게라는 것을 의미한다. 고에너지의 이온 주입으로 생성된 n-영역(55)은 첫 번째의 SAC 주입으로 형성된 n-영역(50)보다도 기판(10)의 내부 깊은 곳까지 도달한다. n-영역(55)도 n-영역(50)과 마찬가지로 n-영역(22)과 중첩되도록 형성된다. 여기서 중요한 것은 퇴적된 층(60) 너머로 2회째의 이온 주입을 실행한 것에 의해, n-영역(55)은 채널 방향(게이트 방향)으로의 확산이 적은 것이다. 따라서, 기판(10)에 펀치스루 마진을 유지하면서 고에너지의 이온 주입을 할 수 있으므로, 접합 리크를 저감할 수 있다. 또한, 접합 리크를 저감하는 것에 의해, DRAM으로서 이용된 경우에는 리프레쉬 특성이 향상된다. 더욱 구체적으로는 리프레쉬 사이클(refresh cycle) 시간 간격이 길어진다.
도 7은 종래 이용되고 있는 농도의 인(P)이 도핑된 폴리실리콘층(70)을 퇴적시킨 기판(10)을 도시한 도면이다. 종래 이용되고 있는 농도는 폴리 플러그(125-1, 125-2)(도 12)의 형성에 이용되는 인(p)이 도핑된 폴리실리콘과 동일한 농도를 말한다. 여기서, 층(60)의 인(P)이 도핑된 폴리실리콘의 농도 쪽이 층(70)의 농도보다 높다는 것에 유의해야 한다.
도 8은 퇴적시킨 층(60, 70)에 에치백을 행하고, 또 화학 기계적 연마(CMP : Chemical Mechanical Polishing)를 행한 기판(10)을 도시한 도면이다. 에치백은 요철이 생긴 표면에 도포막을 형성하고, 도포막과 하지막(여기서는 층(60, 70))의 에칭 속도가 동일하게 되는 조건에서 드라이 에칭하여, 하부막의 표면을 평탄하게 하는 방법이다.
이상의 공정에 의해, 반도체 집적 회로 장치(1)(도 1)를 얻을 수 있다. 이에 의해 기판(10)의 계면의 인 농도가 증가하므로, 직접 콘택트 저항을 감소시킬 수 있다. 또한, 채널 방향의 펀치스루 마진을 유지할 수 있고, 또한 접합 리크를 저감시킬 수 있다.
(실시예 2)
실시예 2에서는 실시예 1보다 접합 리크가 적은 반도체 집적 회로 장치의 제조 공정을 설명한다. 단, 실시예 1에서 설명한 도 5까지의 처리는 본 실시예의 공정과 공통되기 때문에, 그의 설명은 생략한다.
도 9는 실시예 2에 따른 리세스(90)가 형성된 기판(11)을 도시한 도면이다. 「리세스」는 소스 및 드레인 중의 한쪽에 형성된 기판의 오목부이다. 리세스는 도 6의 경우와 마찬가지로 고농도의 인(P)이 도핑된 폴리실리콘층(61)을 얇게 퇴적시키고 에치백을 실행하여 얻을 수 있다. 에치백은 기판에 오목부가 형성되도록 실행한다. 또한, 층(61)은 사이드월을 더 형성한다. 기판(11)에 리세스가 형성된 후 2회째 SAC 주입을 행한다. 이 SAC 주입은 이미 형성된 고농도의 인(P)이 도핑된 폴리실리콘층(61)뿐만 아니라, 기판의 오목부를 통해서 행하여진다. 기판(11)에 리세스가 존재하기 때문에, 2회째 SAC 주입에 의해 형성되는 n-영역(56)은 실시예 1의 2회째의 SAC 주입보다도 기판(10)의 내부 깊은 곳까지 도달한다는 것을 알 수 있다. 이에 의해 접합 리크를 더 저감시킬 수 있다.
도 10은 실시예 2에 따른 리세스(90)가 형성된 기판(11)을 이용한 반도체 집적 회로 장치(100)를 도시한 도면이다. 2회째 SAC 주입 후, 종래 이용되고 있는 농도의 인(P)이 도핑된 폴리실리콘층(71)을 퇴적시키고, 에치백 및 화학 기계적 연마를 행하면 좋다. 이에 의해, 또한 리세스(90)에도 인(P)이 도핑된 폴리실리콘층(71)이 존재하게 된다.
상술한 기판 리세스(90)(도 9)는 더 깊게 해도 좋다. 도 11은 더 깊은 리세스(91)를 갖는 반도체 집적 회로 장치(110)를 도시한 도면이다. 리세스(91)는 리세스(90)(도 9)보다도 깊기 때문에, 두 번째 SAC 주입에 의해 형성되는 n-영역(57)은 리세스(90)(도 9)가 존재하는 경우보다 기판 내부의 더 깊은 곳까지 도달한다는것을 알 수 있다. 이에 의해 접합 리크가 더 저감된다. 이 때도, 또한 리세스(91)에 인(P)이 도핑된 폴리실리콘층이 존재하게 된다.
이상, 본 발명의 실시예를 설명하였다. 본 명세서에서는 P형 실리콘 기판을 이용하여 N채널형 MOSFET을 제조하는 공정을 설명하였다. 그러나, 이 공정은 예를 들면 CMOSFET를 제조하는 공정에도 적용할 수 있다. 그 경우에는 상술한 P형 실리콘 기판은 N형 실리콘 기판에 형성되는 P-웰에 상당한다.
제 1 층(고농도의 인(P)이 도핑된 폴리실리콘층)이 기판과의 계면에 존재하여 소스 및 드레인과 접하기 때문에, 기판계면의 재료의 농도가 증가하고 이것에 의해 직접 콘택트 저항을 저감시킬 수 있다.
제 1 층(고농도의 인(P)이 도핑된 폴리실리콘층)을 통해서, 높은 에너지로 인(P) 이온의 주입을 행하기 때문에, n-영역의 채널 방향의 확산을 억제할 수 있다. 따라서 채널 방향의 펀치스루 마진을 유지하면서 접합 리크를 저감하기 위한 고에너지에 의한 이온주입을 실현할 수 있다.
기판에 리세스(오목부)를 형성하고, 리세스를 통하여 높은 에너지로 인(P) 이온 주입을 행하기 때문에, 기판의 더 깊은 위치까지 이온이 들어가 접합 리크를 저감시킬 수 있다.
Claims (3)
- 기판과, 기판 상에 형성된 트랜지스터로서 소스, 드레인 및 상기 소스에서 상기 드레인으로 흐르는 전류를 제어하는 게이트로 이루어지는 트랜지스터와, 소스 및 드레인 중의 적어도 한쪽과 전기적으로 접속되고, 도펀트를 포함하는 도전성의 재료로 형성된 콘택트 플러그를 구비한 반도체 집적 회로 장치로서,상기 콘택트 플러그는, 적어도 제 1 층 및 제 2 층으로 형성되고,상기 제 1 층은, 상기 소스 및 드레인 중의 한쪽과 접하고, 제 1 농도의 도펀트를 포함하는 상기 재료로 형성된 층이고,상기 제 2 층은, 제 2 농도의 도펀트를 포함하는 상기 재료 층으로 상기 제 1 층 위에 형성된 층이고,상기 제 1 농도는, 상기 제 2 농도 보다 높은 것을 특징으로 하는 반도체 집적 회로 장치.
- 기판을 제공하는 단계와,소스, 드레인 및 상기 소스에서 상기 드레인으로 흐르는 전류를 제어하는 게이트로 이루어지는 트랜지스터를 형성하는 단계와,상기 소스 및 드레인의 한쪽 위에 제 1 농도의 도펀트를 포함하는 도전성의 재료로 제 1 층을 형성하는 단계와,상기 제 1 층 위에 제 2 농도의 도펀트를 포함하는 상기 재료로 제 2 층을 형성하여, 상기 제 1 층 및 제 2 층으로 이루어지는 콘택트 플러그를 형성하는 단계로서, 상기 제 1 농도가 상기 제 2 농도보다 높은 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 2 항에 있어서,제 1 층을 형성하는 상기 단계는, 소스 및 드레인 중의 적어도 한쪽에 제 1 에너지로 이온을 주입한 후에 상기 제 1 층을 형성하는 단계이고,콘택트 플러그를 형성하는 상기 단계는, 상기 제 1 층을 통해서 상기 제 1 에너지보다 높은 제 2 에너지로 이온을 주입한 후에 상기 제 2 층을 형성하는 단계인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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