KR100597927B1 - 부분 ｓｏｉ 구조 또는 부분 ｓｏｎ 구조중 어느 하나를갖는 반도체 장치 - Google Patents

부분 ｓｏｉ 구조 또는 부분 ｓｏｎ 구조중 어느 하나를갖는 반도체 장치 Download PDF

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Abstract

반도체 장치는 제1, 제2 반도체층, 및 제1, 제2 MOS 트랜지스터를 포함한다. 제1 반도체층은 반도체 기판 상에 형성되고, 반도체 기판과 전기적으로 접속되어 있다. 제2 반도체층은, 상기 제1 반도체층의 근방에 형성되고, 반도체 기판과 전기적으로 분리되어 있다. 제1, 제2 MOS 트랜지스터는, 상기 제1, 제2 반도체층 상에 각각 형성되고, 제1, 제2 반도체층의 경계와 평행하게 배치된 게이트 전극을 각각 갖고 있다.
SOI 구조, SON 구조, 기판 부유 효과, 절연막, 공동

Description

부분 ＳＯＩ 구조 또는 부분 ＳＯＮ 구조중 어느 하나를 갖는 반도체 장치{SEMICONDUCTOR DEVICE WHICH HAS PARTIAL SOI STRUCTURE OR PARTIAL SON STRUCTURE}
도 1a는 본 발명의 제1 실시예에 따른 반도체 장치의 평면도.
도 1b 내지 도 1d는 각각 도 1a에 도시한 1B-1B선, 1C-1C선, 및 1D-1D선을 따라 취한 단면도.
도 2a는 MOS 트랜지스터의 단면도.
도 2b는 벌크 영역과 SOI 영역의 경계로부터의 거리와 응력과의 관계를 도시한 그래프.
도 3a는 본 발명의 제1 실시예에 따른 반도체 장치의 단면도.
도 3b는 벌크 영역과 SOI 영역의 경계로부터의 거리와 임계 전압의 변화량과의 관계를 도시한 그래프.
도 4a는 본 발명의 제2 실시예에 따른 반도체 장치의 평면도.
도 4b 및 도 4c는 각각 도 4a에 도시한 4B-4B선, 4C-4C선을 따라 취한 단면도.
도 5a 내지 도 5c는 본 발명의 제1, 제2 실시예의 제1 변형예에 따른 반도체 장치의 제조 공정을 순차적으로 도시한 단면도.
도 6a 내지 도 6c는 본 발명의 제1, 제2 실시예의 제2 변형예에 따른 반도체 장치의 제조 공정을 순차적으로 도시한 단면도.
도 7a는 본 발명의 제1, 제2 실시예의 제3 변형예에 따른 반도체 장치의 평면도.
도 7b는 본 발명의 제1, 제2 실시예의 제4 변형예에 따른 반도체 장치의 평면도.
도 8a는 본 발명의 제3 실시예에 따른 반도체 장치의 평면도.
도 8b는 도 8a의 일부 영역의 확대도.
도 8c는 도 8a에 도시한 8C-8C선을 따라 취한 단면도.
도 9는 본 발명의 제3 실시예의 변형예에 따른 반도체 장치의 단면도.
도 10a는 본 발명의 제4 실시예에 따른 반도체 장치의 평면도.
도 10b 내지 도 10d는 각각 도 10a에서의 10B-10B선, 10C-10C선, 및 10D-10D선을 따라 취한 단면도
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 실리콘 기판
11 : BOX층
12 : SOI층
13 : 실리콘층
14a, 14b : 소스 영역
15a, 15b : 드레인 영역
17 : 채널 영역
18 : 웰 영역
20 : 실리콘층
본 발명은, 반도체 장치에 관한 것으로, 특히 SOI(Silicon On Insulator) 기판, 또는 SON(Silicon On Nothing) 기판을 이용한 시스템 LSI에 이용되는 기술에 관한 것이다.
SOI는, 절연막 상에 실리콘층을 형성한 구조로서, 종래부터 널리 알려져 있다. 이러한 SOI 상에 반도체 소자를 형성함으로써, 로직 회로의 저소비 전력화나 동작 속도의 고속화를 도모하는 시도가, 최근 활발히 행해지고 있다. 금후, 예를 들면 DRAM(Dynamic Random Access Memory)을 혼재한 시스템 LSI 등에도, SOI가 이용되는 것이 예상된다.
그런데, SOI 상에 형성된 MOS 트랜지스터는, 채널이 형성되는 보디 영역의 전위가 부유 상태로 되는 것에 기인한 특이한 동작 현상이 생기는 경우가 있다. 이 현상은 기판 부유 효과라 불리고 있다. 기판 부유 효과는, 반도체 소자에서의 누설 전류나 임계 전압의 변동의 원인으로 된다. 따라서 SOI 상의 MOS 트랜지스터는, 누설 전류나 임계 전압에 대하여 고도의 제어성을 요구하는 회로, 예를 들면 DRAM 셀 어레이나 감지 증폭기 등에는 부적합하다. 한편, 디지털 동작을 행하는 로직 회로 등에 대해서는, SOI 상의 MOS 트랜지스터가 최적이다. 이와 같이 SOI는, 회로의 종류마다 적합, 부적합이 있다.
따라서, 반도체 기판 상에 부분적으로 SOI를 형성한 구조(이하, 부분 SOI(patterned SOI) 구조라 함)가 제안되어 있다. 본 구조는, 반도체 기판 상의 일부에 SOI를 형성하고, SOI를 형성한 영역(SOI 영역)에 로직 회로 등을 형성하는 한편, SOI를 형성하지 않는 영역(벌크 영역)에 DRAM 셀 등을 형성하는 것이다. 부분 SOI 구조의 형성 방법에 대한 제안은, 일본 특개평8-17694호, 특개평10-303385호, 특개평8-316431호, 특개평7-106434호, 특개평11-238860호, 특개2000-91534호, 특개2000-243944호 공보, Robert Hannon 등에 의한 2000 Symposium on VLSI Technology Digest of Technical Papers, pp.66-67, Ho 등에 의한 2001 IEDM Technical Digest pp.503-506 등에 이루어져 있다.
부분 SOI 구조를 이용하면, 동일 반도체 기판 상에서, SOI 상의 MOS 트랜지스터와 실리콘 기판 상의 MOS 트랜지스터를, 반도체 소자의 특성에 따라 구분하여 사용할 수 있다. 따라서, 시스템 LSI의 고속, 고성능화를 실현할 수 있다.
그러나, SOI 영역과 벌크 영역의 경계 부근에서는, 경계의 형성 방법이나 기판 구조의 변화에 따라 응력이 발생한다. 이 응력은, 전자나 홀의 이동도의 변화나, 결정 결함의 발생의 원인이 된다. 그 결과, 상기 종래의 부분 SOI 구조이면, SOI 영역과 벌크 영역의 경계에 접하고 있는 반도체 소자의 특성이 변화하는 경우가 있었다.
본 발명의 일 양태에 따른 반도체 장치는, 반도체 기판 상에 형성되고, 상기 반도체 기판과 전기적으로 접속된 제1 반도체층과,
상기 제1 반도체층의 근방에 형성되며, 상기 반도체 기판과 전기적으로 분리된 제2 반도체층과,
상기 제1, 제2 반도체층 상에 각각 형성되고, 상기 제1, 제2 반도체층의 경계와 평행하게 배치된 게이트 전극을 각각 갖는 제1, 제2 MOS 트랜지스터를 포함한다.
〈실시예〉
이하 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.
본 발명의 제1 실시예에 따른 반도체 장치에 대하여, 도 1a를 참조하여 설명한다. 도 1a는 부분 SOI 구조를 갖는 반도체 장치의 평면도이다.
도시한 바와 같이, 반도체 장치(1)는 벌크 영역과 SOI 영역을 갖고 있다. 벌크 영역 및 SOI 영역 내에는, 소자 분리 영역 STI에 의해 상호 전기적으로 분리된 소자 영역 AA1 내지 AA6이 형성되어 있다. 소자 영역 AA1 내지 AA6에는, MOS 트랜지스터 TR1 내지 TR6이 각각 형성되어 있다. MOS 트랜지스터 TR1 내지 TR6은, 각각 게이트 전극(16a 내지 16f)을 갖고 있다. MOS 트랜지스터 TR1, TR2, TR4, TR5의 게이트 전극(16a, 16b, 16d, 16e)은, 벌크 영역과 SOI 영역과의 경계선과 평행하게 배치되어 있다. 또한 MOS 트랜지스터 TR3, TR6의 게이트 전극(16c, 16f)은, 벌크 영역과 SOI 영역과의 경계선과 직교하도록 배치되어 있다.
소자 영역 AA1은 벌크 영역과 SOI 영역과의 경계로부터 소정의 거리 d1만큼 이격되어 있으며, 소자 영역 AA2, AA3은 벌크 영역과 SOI 영역과의 경계로부터, 소정의 거리 d2만큼 이격되어 있다. 또한 소자 영역 AA4는 벌크 영역과 SOI영역과의 경계로부터 소정의 거리 d1'만큼 이격되어 있으며, 소자 영역 AA5, AA6은 벌크 영역과 SOI 영역의 경계로부터 소정의 거리 d2'만큼 이격되어 있다. 거리 d2, d2'는, 벌크 영역과 SOI 영역의 경계에서 발생하는 응력의 영향을 회피할 수 있는 안전 거리이다. 이 안전 거리에 대해서는 후술한다. 또한, d1<d2, d1'<d2'이다. 즉, 소자 영역 AA1, AA4는 안전 거리 미만의 거리이며, 경계와 인접하고 있다. 단, 벌크 영역과 SOI 영역과의 경계로부터 MOS 트랜지스터 TR1, TR4의 채널 영역까지의 거리는, 각각 안전 거리 d2, d2' 이상으로 설정되어 있다.
다음에 도 1a에 도시한 반도체 장치의 단면 구조에 대하여, 도 1b 내지 도 1d를 참조하여 설명한다. 도 1b 내지 도 1d는, 도 1a에서의 각각 1B-1B선, 1C-1C선, 1D-1D선을 따라 취한 단면도이다.
도시한 바와 같이, 실리콘 기판(10)에는 부분적으로 SOI 구조가 형성되어 있다. 즉, 실리콘 기판(10)의 일부 영역 상에는 절연층(11)이 형성되고, 절연층(11) 상에는 반도체층(12)이 형성되어 있다. 절연층(11)은 예를 들면 실리콘 산화막이며, 이후 BOX(Buried Oxide)층이라 한다. 또한 반도체층(12)은 예를 들면 실리콘층이며, 이후 SOI층이라 한다. 또한 실리콘 기판(10)의 다른 쪽 영역 상에는 반도체층, 예를 들면 실리콘층(13)이 형성되어 있다. 이상과 같이, 실리콘 기판(10) 상의 BOX층(11) 및 SOI층(12)을 포함하는 SOI 구조가 형성된 영역이 SOI 영역, 실 리콘 기판(10) 상에 실리콘층(13)이 형성된 영역이 벌크 영역이다. SOI층(12)은 BOX층(11)에 의해 실리콘 기판(10)과 전기적으로 분리되어 있으며, 한편, 실리콘층(13)은 실리콘 기판(10)과 전기적으로 접속되어 있다. 벌크 영역 및 SOI 영역에는, 소자 영역 AA1 내지 AA3과 소자 영역 AA4 내지 AA6이 각각 형성되어 있으며, 각 소자 영역 AA1 내지 AA6은 소자 분리 영역 STI에 의해 둘러싸여 있다. 또, SOI 영역 내의 소자 분리 영역 STI와, 벌크 영역과 SOI 영역과의 경계 부분의 소자 분리 영역 STI는, 적어도 BOX층(11)에 도달하도록 형성되어 있다.
상술한 바와 같이, 소자 영역 AA1 내지 AA6에는 MOS 트랜지스터 TR1 내지 TR6이 각각 형성되어 있다. 소자 영역 AA1 내지 AA3 내에 형성된 MOS 트랜지스터 TR1 내지 TR3은, 소스 드레인 영역 및 게이트 전극을 각각 갖고 있다. MOS 트랜지스터 TR1, TR2의 소스 영역(14a, 14b), 드레인 영역(15a, 15b)은, 각 소자 영역 AA1, AA2 내의 실리콘층(13) 표면에, 상호 이격하도록 형성되어 있다. 그리고 MOS 트랜지스터 TR1, TR2의 게이트 전극(16a, 16b)은, 각각 소스 영역(14a)과 드레인 영역(15a) 사이, 및 소스 영역(14b)과 드레인 영역(15b) 사이의 실리콘층(13) 상에, 게이트 절연막(도시 생략)을 개재하여 형성되어 있다. 또, MOS 트랜지스터 TR1은, 소스 영역(14a)이 벌크 영역과 SOI 영역과의 경계에 근접하도록 형성되며, 또한 소스 영역(14a)은 실리콘층(13)과 동 전위로 되어 있다. MOS 트랜지스터 TR3에 대해서도, 소스 드레인 영역(도시 생략)이 소자 영역 AA3 내의 실리콘층(13) 표면에 상호 이격하여 형성되어 있다. 그리고, 소스 드레인 영역 사이의 실리콘층(13) 상에, 게이트 절연막(도시 생략)을 개재하여 게이트 전극(16c)이 형 성되어 있다. 소자 영역 AA4 내지 AA6 내에 형성된 MOS 트랜지스터 TR4 내지 TR6도, 소스 드레인 영역 및 게이트 전극을 각각 갖고 있다. MOS 트랜지스터 TR4, TR5의 소스 영역(14d, 14e), 드레인 영역(15d, 15e)은, 각 소자 영역 AA4, AA5 내의 실리콘층(13) 표면에, 상호 이격하도록 형성되어 있다. 그리고 MOS 트랜지스터 TR4, TR5의 게이트 전극(16d, 16e)은, 각각 소스 영역(14d)과 드레인 영역(15d) 사이, 및 소스 영역(14e)과 드레인 영역(15e) 사이의 실리콘층(13) 상에, 게이트 절연막(도시 생략)을 개재하여 형성되어 있다. MOS 트랜지스터 TR6에 대해서도, 소스 드레인 영역(도시 생략)이 소자 영역 AA6 내의 실리콘층(13) 표면에 상호 이격하여 형성되어 있다. 그리고, 소스 드레인 영역 사이의 실리콘층(13) 상에, 게이트 절연막(도시 생략)을 개재하여 게이트 전극(16f)이 형성되어 있다. 또, 소자 영역 AA4 및 AA5 내의 소스 영역(14d, 14e), 드레인 영역(15d, 15e), 및 소자 영역 AA6 내의 소스 드레인 영역(도시 생략)은, 그 바닥 부분이 BOX층(11)에 도달하도록 형성되어 있다.
다음에, 도 1a에서 설명한「안전 거리」에 대하여, 도 2a를 참조하여 설명한다. 도 2a는 부분 SOI 구조를 갖는 반도체 장치의 단면도이며, 특히 벌크 영역에 대하여 도시하고 있다. 도시한 바와 같이, 벌크 영역과 SOI 영역과의 경계에 근접하여, 벌크 영역에 MOS 트랜지스터가 형성되도록 한다. 종래 기술에서 설명한 바와 같이, 벌크 영역과 SOI 영역과의 경계 부근에서는, 경계의 형성 방법이나 기판 구조의 변화에 수반하여 응력이 발생한다. 도 2a에서, 벌크 영역과 SOI 영역과의 경계에서 연장되는 화살표 F1은 응력을 나타내고 있다. 이 응력 F1이 결정 결함이 나 누설 전류의 발생 원인이 되는 것은 상술한 바와 같다. 도 2a의 예에서, 응력이 영역 B1의 소스 영역(14a)과 실리콘층(13) 사이의 pn 접합에 작용하면, 소스 영역(14a)과 실리콘층(13) 사이에 흐르는 누설 전류가 발생한다. 이것은 SOI 영역에서도 마찬가지이다. 응력은 경계 부분에서 가장 강하고, 경계로부터 멀어짐에 따라 감쇠해 간다. 따라서, 경계로부터 적합한 거리, 즉, 작용하는 응력이 충분히 감쇠될 정도의 거리만큼 떨어져서 반도체 소자를 배치하는 것이 반도체 소자의 신뢰성 유지의 관점에서 바람직하다는 것을 알 수 있다. 상기한 바와 같이, 응력이 반도체 소자에 영향을 주지 않을 정도로 감쇠하는, 경계로부터의 거리가, 「안전 거리」이다. 본 실시예에서의 소자 영역 AA2, AA3, AA5, AA6은, 벌크 영역과 SOI 영역과의 경계로부터, 각각 벌크 영역, SOI 영역에서의 안전 거리 d2, d2'만큼 이격하여 배치되어 있다.
또, 응력 분포의 일례를 도 2b에 도시한다. 도 2b는 벌크 영역과 SOI 영역과의 경계로부터의 거리와, 작용하는 응력의 세기와의 관계를 도시한 그래프이다. 종축은 응력을 나타내며, 양(+)의 값은 압축 응력을, 음(-)의 값은 인장 응력을 나타낸다. 횡축은 거리를 나타내며, 양의 값은 벌크 영역, 음의 값은 SOI 영역을 나타낸다. 도시한 바와 같이, 응력은 경계 부분에서 가장 강하며, 경계로부터 멀어짐에 따라 감쇠하는 것을 알 수 있다.
상기한 바와 같이, 본 실시예에 따른 반도체 장치에서, 소자 영역 AA2, AA3, AA5, AA6을, 벌크 영역과 SOI 영역과의 경계로부터, 안전 거리 d2, d2'만큼 이격하여 배치하고 있다. 그 때문에, 벌크 영역과 SOI 영역과의 경계에서 발생하는 응력 은, 소자 영역 AA2, AA3, AA5, AA6 내에서는 충분히 감쇠하고 있다. 따라서, 응력이 소자 영역에 악영향을 미치게 하는 것을 회피할 수 있다. 그 결과, 응력에 의한 반도체 장치의 특성 변화를 방지할 수 있어, 나아가서는 반도체 장치의 신뢰성을 향상할 수 있다.
또한, 소자 영역 AA1, AA4에서, MOS 트랜지스터 TR1, TR4의 게이트 전극(16a, 16d)을, 벌크 영역과 SOI 영역과의 경계선과 평행하게 배치하고 있다. 그 결과, 응력에 의한 반도체 장치의 특성 변화를 방지하면서, 소자 영역을 벌크 영역과 SOI 영역과의 경계에 근접하도록 배치할 수 있어, 무효 공간(dead space)을 삭감할 수 있다. 이 점에 대하여, 도 3a를 참조하여 설명한다. 도 3a는 부분 SOI 구조를 갖는 반도체 장치의 단면도이다.
먼저 벌크 영역에 대하여 설명한다. 벌크 영역과 SOI 영역과의 경계에 근접하는 소스 영역(14a)은, 일반적으로 실리콘층(13)과 동 전위로 설정된다. 그렇게 하면, 소스 영역(14a)과 실리콘층(13) 사이에는 전위차가 없기 때문에, 도시한 바와 같은 응력 F1이 발생하여, 소스 영역(14a)과 실리콘층(13)과의 접합부에 결정 결함이 생긴 경우에도, 누설 전류는 발생되기 어렵다. 즉, 소스 영역(14a)과 실리콘층(13)과의 접합부에 작용하는 응력은, 반도체 장치의 특성에 큰 영향을 주는 것은 아니다. 따라서, 소스 영역(14a)이 형성되는 영역은, 경계로부터의 안전 거리 d2 미만의 거리 d1에 배치되는 것이 가능하다. 다시 말하면, 소자 영역 AA1과 경계와의 거리 d1을 안전 거리 d2 미만으로 하는 것이 가능하다. 소스 영역(14a)과 실리콘층(13)과의 접합 부분에 작용하는 응력 F1의 고려가 불필요하다고 하면, 다 음에 고려해야 하겠지만, 채널 영역(17)에 작용하는 응력 F2이다. 채널 영역(17) 내에서 응력이 작용한 영역 B2에서는, 캐리어의 이동도가 변화한다. 또한 응력을 원인으로 하여 발생한 결정 결함은, 채널 영역의 불순물 농도 프로파일을 변화시킨다. 또, 게이트 절연막의 내압을 열화시킨다. 이들은 MOS 트랜지스터의 특성을 대폭 변화(악화)시키는 요인이 된다. 따라서, 채널 영역(17)이 응력의 작용을 받지 않도록 소자 영역 AA1을 배치할 필요가 있다. 즉, 도 1a 및 도 1b에 도시한 바와 같이, 벌크 영역과 SOI 영역과의 경계와, 채널 영역(17)과의 사이의 거리를 안전 거리 d2 이상으로 하면, 응력이 MOS 트랜지스터의 특성에 악영향을 미치게 하는 것을 회피할 수 있다.
다음에 SOI 영역에 대하여 설명한다. SOI 영역 내의 MOS 트랜지스터의 소스 드레인 영역(14d, 15d)은, 일반적으로 BOX층(11)에 도달하도록 형성된다. 그렇게 하면, 도면 내의 영역 B3에서는 소스 드레인 영역(14d, 15d)이 BOX층(11)에 접하기 때문에, 예를 들어 응력 F1이 작용하여도 누설 전류는 발생하지 않는다. 따라서, SOI 영역에서도, 고려하여야 할 응력은 채널 영역(17)에 작용하는 응력 F2이다. 즉, 도 1a 및 도 1b에 도시한 바와 같이, 벌크 영역과 SOI 영역과의 경계와, 채널 영역(17)과의 사이의 거리를 안전 거리 d2' 이상으로 하면, 응력이 MOS 트랜지스터의 특성에 악영향을 미치게 하는 것을 회피할 수 있다. 도 1a 및 도 1b에서는, 소스 영역(14d)이 경계에 근접하여 있는 경우를 나타내고 있지만, 물론, 드레인 영역(15d)이 경계에 근접하여 있어도 된다.
도 3b는 거리 d2, d2'와, 영역 AA1, AA4에 형성된 MOS 트랜지스터의 임계 전 압의 변화량 ΔVth와의 관계를 나타내고 있다. 종축은, 벌크 영역과 SOI 영역과의 경계로부터 충분히 이격한 위치에 형성된 MOS 트랜지스터의 임계 전압으로부터의 변화량을 나타낸다. 횡축은 거리를 나타내며, 양의 값은 벌크 영역에서의 거리 d2, 음의 값은 SOI 영역에서의 거리 d2'이다. 안전 거리 d2, d2'는, 경계 구조나 프로세스에 의해 변동되지만, 예를 들면 도시한 바와 같이, d2, d2'=1㎛ 정도까지 근접시키더라도, 임계 전압은 거의 불변인 것을 알 수 있다.
본래, 반도체 소자의 신뢰성의 유지라는 관점에서는, 반도체 소자와 경계와의 거리를 가능한 한 크게 하는 것이 바람직하다. 그러나, 반도체 소자와 상기 경계와의 거리를 크게 하는 것은, 동시에 소자 영역으로서 사용 곤란한 쓸데 없는 영역(무효 공간)이 증가하는 것으로 이어진다. 무효 공간의 증가 결과, 반도체 장치의 비용이 상승한다. 즉, 비용의 저감이라는 관점에서는, 반도체 소자와 상기 경계와의 거리를, 가능한 한 작게 하는 것이 바람직하다. 그러나 본 실시예에 따른 반도체 장치에 따르면, 소자 영역 내의 MOS 트랜지스터 TR1, TR4에 대한 응력의 영향을 회피하면서, 경계와 소자 영역 AA1, AA4와의 사이의 거리를, 안전 거리 d2, d2'보다도 작게 할 수 있다. 즉, 상반된 관계에 있는 반도체 소자의 신뢰성 유지와 비용 저감을 양립시키는 것이 가능하다.
상기한 바와 같이, 본 실시예에 따르면, 소자 영역을 벌크 영역과 SOI 영역과의 경계로부터 충분한 안전 거리만큼 이격하여 배치함으로써, 경계에서 발생하는 응력에 의한 반도체 장치의 특성 변화를 방지할 수 있다. 또한, 채널 영역을 벌크 영역과 SOI 영역과의 경계로부터 안전 거리만큼 이격하여 배치함으로써, 소자 영역 이 경계와 이격하는 거리를 안전 거리 미만으로 하는 것이 가능하다. 그 때문에, 응력에 의한 반도체 장치의 특성 변화를 방지하면서, 동시에 무효 공간의 증가를 방지할 수도 있다.
다음에 본 발명의 제2 실시예에 따른 반도체 장치에 대하여 설명한다. 본 실시예에 따른 반도체 장치는, 상기 제1 실시예에서, 벌크 영역과 SOI 영역과의 경계에 인접하는 벌크 영역 내의 소자 영역에 웰 영역을 갖는 것이다. 먼저 도 4a를 참조하여 본 실시예에 따른 반도체 장치의 평면 구조를 설명한다. 도 4a는 부분 SOI 구조를 갖는 반도체 장치의 평면도이다.
도시한 바와 같이, 벌크 영역 및 SOI 영역 내에는, 소자 분리 영역 STI에 의해 상호 전기적으로 분리된 소자 영역 AA7 내지 AA10이 형성되어 있다. 소자 영역 AA7 내지 AA10에는, MOS 트랜지스터 TR7 내지 TR10이 각각 형성되어 있다. MOS 트랜지스터 TR7 내지 TR10은, 각각 벌크 영역과 SOI 영역과의 경계선과 평행하게 배치된 게이트 전극(16g 내지 16j)을 갖고 있다.
또한, 소자 영역 AA7은 벌크 영역과 SOI 영역과의 경계로부터 거리 d1만큼 이격하도록, 또한 MOS 트랜지스터 TR7의 채널 영역은 벌크 영역과 SOI 영역과의 경계로부터 안전 거리 d2만큼 이격하도록 형성되어 있다. 소자 영역 AA8은, 벌크 영역과 SOI 영역과의 경계로부터 거리 d3만큼 이격하도록 하여 형성되어 있다. 또, d3>d2이다. 또한, 소자 영역 AA9, AA10은, 벌크 영역과 SOI 영역과의 경계로부터 소정의 거리 d1'만큼 이격하도록, 또한 MOS 트랜지스터 TR9, TR10의 채널 영역은 벌크 영역과 SOI 영역과의 경계로부터 안전 거리 d2'만큼 이격하도록 형성되어 있 다.
다음에 도 4a에 도시한 반도체 장치의 단면 구조에 대하여, 도 4b 및 도 4c 를 참조하여 설명한다. 도 4b 및 도 4c는, 도 4a에서의 각각 4B-4B선, 4C-4C선을 따라 취한 단면도이다.
도시한 바와 같이, p형 실리콘 기판(10)에는 부분적으로 SOI 구조가 형성되어 있다. SOI 구조에 대해서는 상기 제1 실시예와 마찬가지이므로 설명은 생략한다. 벌크 영역 및 SOI 영역에는, 소자 영역 AA7, AA8 및 소자 영역 AA9, AA10이 각각 형성되어 있으며, 각 소자 영역 AA7 내지 AA10은 소자 분리 영역 STI에 의해서 둘러싸여 있다. 소자 영역 AA9, AA10에 대해서는, 상기 제1 실시예에서의 소자 영역 AA4와 동일한 설명은 생략하며, 이하에서는 소자 영역 AA7, AA8에 대해서만 설명한다.
상술한 바와 같이, 소자 영역 AA7, AA8은, 벌크 영역과 SOI 영역과의 경계로부터, 각각 거리 d1, d3만큼 이격하여 형성되어 있다. 그리고, 소자 영역 AA7, AA8 내에는, 실리콘층(13) 표면으로부터 실리콘 기판(10)에 도달하도록, p형 웰 영역(18)이 형성되어 있다. 또한 소자 영역 AA7 및 AA8 내에는 MOS 트랜지스터 TR7, TR8이 각각 형성되어 있다. 소자 영역 AA7 내의 웰 영역(18)은, 인접하는 SOI 영역 내의 실리콘 기판(10) 내에 그 일부가 도달하도록 형성되어 있다. 소자 영역 AA8 내의 p형 웰 영역(18)은, p형 웰 영역(18)의, 벌크 영역과 SOI 영역과의 경계에 근접하는 단부가, 상기 경계로부터 안전 거리 d2만큼 이격하도록 형성되어 있다. MOS 트랜지스터 TR7, TR8은, 소스 영역(14g, 14h), 드레인 영역(15g, 15h), 및 게이트 전극(16g, 16h)을 각각 갖고 있다. 소스 영역(14g, 14h), 드레인 영역(15g, 15h)은, 웰 영역(18)의 표면에 상호 이격하도록 하여 형성되어 있다. 게이트 전극(16g, 16h)은, 각각 소스 영역(14g)과 드레인 영역(15g) 사이, 및 소스 영역(14h)과 드레인 영역(15h) 사이의 웰 영역(18) 상에, 게이트 절연막(도시 생략)을 개재하여 형성되고 있으며, 벌크 영역과 SOI 영역과의 경계선과 평행하게 배치되어 있다. MOS 트랜지스터 TR7은, 소스 영역(14g)이 경계에 근접하도록 하여 형성되어 있으며, 소스 영역(14g)은 p형 웰 영역(18)과 동 전위로 설정된다. 또한 p형 웰 영역(18)은 실리콘 기판(10)과 동 전위로 설정된다.
상기한 바와 같이, 본 실시예에 따른 반도체 장치에 의하면, 도 4a에서의 소자 영역 AA8에서, 웰 영역(18)을 벌크 영역과 SOI 영역과의 경계로부터 안전 거리 d2만큼 이격시키고 있다. MOS 트랜지스터의 특성 제어를 위해, 실리콘 기판(10)(및 실리콘층(13)) 내에 웰 영역(18)을 형성하는 것은 일반적으로 널리 행해지고 있는 것이다. 이 경우에는, 벌크 영역과 SOI 영역과의 경계에서 발생하는 응력이 웰 영역(18)과 실리콘 기판(10)과의 경계 부분에 미치는 영향을 고려해야 한다. 이 웰 영역(18)과 실리콘 기판(10)과의 경계를, 벌크 영역과 SOI 영역과의 경계로부터, 상기 제1 실시예에서 설명한 안전 거리 d2만큼 이격시킴으로써, 웰 영역(18)과 실리콘 기판(10)과의 경계에 작용하는 응력을 충분히 감쇠시키는 것이 가능하다. 그에 따라, 응력이 웰 영역에 악영향을 미치게 하는 것을 회피할 수 있다. 그 결과, 응력에 의한 반도체 장치의 특성 변화를 방지할 수 있고, 나아가서는 반도체 장치의 신뢰성을 향상할 수 있다.
또한 본 실시예에 따른 반도체 장치에 의하면, 도 4a에서의 소자 영역 AA7에서, 실리콘 기판(10) 및 실리콘층(13)과 동 전위, 동 도전형의 p형 웰 영역(18)이, 인접하는 SOI 영역 내에까지 연장되어 있다. 웰 영역(18)은 통상적으로, 실리콘 기판(10) 깊게 까지 형성될 필요가 있어, 일반적으로는 이온 주입과 어닐링에 의해서 형성된다. 그 때문에, 웰 영역은 가로방향으로 크게 넓힌 형상을 갖는 것이 통상이다. 그렇게 하면, 소자 영역 AA8와 같은 배치 방법으로는, 무효 공간이 커질 우려가 있다. 도 4c에서 거리 d3에 상당하는 영역 B5가 무효 공간이다.
도 4a에서의 소자 영역 AA7에서, 제1 실시예와 마찬가지로, 소스 영역(14g)과 실리콘층(13)과의 접합 부분에 작용하는 응력은, MOS 트랜지스터에 영향을 거의 미치지 않는다. 또한, p형 웰 영역(18)과 실리콘 기판(10)은, 동 전위, 동 도전형이다. 따라서, 소스 영역(14a)과 실리콘층(13)과의 접합의 경우와 마찬가지로 생각할 수 있어, 응력에 의해 웰 영역(18)과 실리콘 기판(10)과의 접합 부분에 결정 결함 등이 생긴 경우에도, MOS 트랜지스터는 영향을 받기 어렵다. 그 결과, 제1 실시예와 마찬가지로, 벌크 영역과 SOI 영역과의 경계와, 채널 영역(17)과의 사이의 거리를 안전 거리 d2 이상으로 하면, 응력에 의한 MOS 트랜지스터의 특성 변화를 방지할 수 있다. 즉, 벌크 영역과 SOI 영역과의 경계와 소자 영역 AA7과의 사이의 거리를, 안전 거리 d2보다도 작은 거리 d1로 하는 것이 가능하다. 그리고 그 경우에는, p형 웰 영역(18)의 일부가, 인접하는 SOI 영역으로까지 들어가게 된다. 그러나, SOI 영역까지 신장한 웰 영역(18)은, SOI 영역 내의 소자 영역과는 BOX층(11)에 의해 절연되어 있기 때문에, 반도체 장치에 악영향을 미치지 않는다.
상기한 바와 같이, 본 실시예에 의하면, 웰 영역을 갖는 MOS 트랜지스터인 경우에도, 벌크 영역과 SOI 영역과의 경계에서 발생하는 응력에 의한 반도체 장치의 특성 변화를 방지할 수 있다. 또한 동시에 무효 공간의 증가를 방지할 수도 있다. 특히 웰 영역을 이용하는 경우에는 무효 공간이 커지는 경향이 있으므로, 본 실시예가 유효하다.
또 상기 제1, 제2 실시예에서, 반도체층(13)은 실리콘 기판(10)의 일부이더라도 된다. 이 점에 대하여, 제1, 제2 실시예의 제1 변형예로서 도 5a 내지 도 5c를 참조하여 설명한다. 도 5a 내지 도 5c는 부분 SOI 구조의 제조 공정의 일부를 순차적으로 도시한 단면도이다.
먼저 도 5a에 도시한 바와 같이, 실리콘 기판(10) 상에 예를 들면 실리콘 산화막 등의 마스크재(19)를 형성한다. 그 후 포토리소그래피 기술과 에칭 기술에 의해, SOI 영역이 되어야 할 영역의 마스크재(19)를 제거한다. 계속해서, 실리콘 기판(10) 내에 산소 이온을 주입한다. 다음에 어닐링을 실시함으로써 주입한 산소 원자를 활성화시킨다. 그렇게 하면, 도 5b에 도시한 바와 같이, 산소 이온을 주입한 영역에 BOX층(11)이 형성된다. 이상과 같은 방법에 의해 부분 SOI 구조를 형성한 경우에는, 실리콘 기판(10)의 일부가 상기 제1, 제2 실시예에서의 SOI층(12) 및 실리콘층(13)으로서 기능한다.
또, 상기 제조 방법은 SIMOX(Separation by Implanted 0xygen)법으로서 잘 알려져 있다. 이 방법으로는, SOI층(12)을 두껍게 형성하기 어렵다. 그 때문에, 도 5c에 도시한 바와 같이, 계속해서 실리콘층(20)을 실리콘 기판(10) 상에 에피택 셜 성장하는 경우가 있다. 이 경우에는, 실리콘 기판(10) 및 실리콘층(20)이 SOI층(12) 및 실리콘층(13)으로서 기능한다.
도 6a 내지 도 6c는, 제1, 제2 실시예의 제2 변형예를 설명하기 위한 것으로, 부분 SOI 구조의 제조 공정의 일부를 순차적으로 도시한 단면도이다.
먼저 도 6a에 도시한 바와 같이, 실리콘 기판(10), BOX층(11), 및 SOI층(12)을 포함하는 SOI 기판을 형성한다. SOI 기판은 상술한 SIMOX법에 의해 형성하여도 되며, 실리콘 기판이 접합에 의해 형성하여도 된다. 다음에 도 6b에 도시한 바와 같이, 벌크 영역이 되어야 할 영역의 SOI층(12) 및 BOX층(11)을 제거한다. 그 후 도 6c에 도시한 바와 같이, 벌크 영역의 실리콘 기판(10) 상에, 실리콘층(13)을 에피택셜 성장한다. 이상과 같은 방법에 의해 부분 SOI 구조를 형성한 경우에는, 실리콘 기판(10)의 일부, 또는 실리콘 기판(10)에 접합시킨 실리콘 기판이, 상기 제 1, 제2 실시예에서의 SOI층(12)으로서 기능한다. 또한, 실리콘층(13)은 실리콘 기판(10) 상에 성장된 에피택셜층이다.
도 7a는 상기 제1, 제2 실시예의 제3 변형예에 따른 반도체 장치의 평면도이다. 도시한 바와 같이, 벌크 영역에는 소자 영역 AA11 내지 AA13이 형성되고, SOI 영역에는 소자 영역 AA14 내지 AA16이 형성되어 있다. 소자 영역 AA11과 소자 영역 AA14는, 상기 제1, 제2 실시예와 마찬가지로, 벌크 영역과 SOI 영역과의 경계에 대하여 대향하여 형성되어 있다. 그러나, 소자 영역 AA12와 소자 영역 AA15와같이, 경계선에 대하여 상호 대향하지 않고, 위치적으로 어긋나 있어도 상관없다. 또한, 게이트 전극은 경계선과 평행하게 연장하여 형성되어 있으면 되고, 소자 영 역 AA13 및 소자 영역 AA16의 방향으로 MOS 트랜지스터가 형성되어 있어도 된다.
도 7a는 상기 제1, 제2 실시예의 제4 변형예에 따른 반도체 장치의 평면도이다. 본 변형예는, 상기 제3 변형예에서, 벌크 영역과 SOI 영역과의 경계의 코너 부분에 주목한 것이다. 도시한 바와 같이, 벌크 영역과 SOI 영역과의 경계의 코너 부분에 인접하여, 벌크 영역 내에 소자 영역 AA17이 형성되어 있다. 그리고, 소자 영역 AA17 내에는 어느 한쪽의 경계와 평행하게 배치된 게이트 전극(16q)을 갖는 MOS 트랜지스터 TR17가 형성되어 있다. 통상적으로, 부분 SOI 구조의 평면 형상에서의 코너 부분은, 그 제조 과정에서, 원호형상으로 변형된다. 따라서, 경계 코너 부분에 인접하여 MOS 트랜지스터를 배치하는 경우에는, 도시한 바와 같이, 경계 코너 부분로부터 채널 영역까지의 거리를 안전 거리 d2 이상으로 해 두는 것이 중요하다.
다음에 본 발명의 제3 실시예에 따른 반도체 장치에 대하여, 도 8a를 참조하여 설명한다. 도 8a는 부분 SOI 구조를 이용한 DRAM 혼재형 시스템 LSI의 평면도이다.
도시한 바와 같이, 상기 제1, 제2 실시예에서 설명한 부분 SOI 구조에서의 벌크 영역에는 DRAM 셀 어레이가 형성되고, SOI 영역에는 로직 회로가 형성되어 있다. 그리고, 벌크 영역과 SOI 영역과의 경계 영역에, DRAM 셀의 더미 패턴이 형성되어 있다.
도 8b는 도 8a에서의 영역 B6의 확대도이다. 도시한 바와 같이, 벌크 영역내에는 복수의 소자 영역 AA가 지그재그 형상으로 배치되어 있다. 도 8b에서 사선 으로 표시된 영역이 소자 영역 AA를 나타내고 있다. 소자 영역 AA 이외의 영역에는 소자 분리 영역 STI가 형성되어 있다. 소자 영역은, 길이 방향이 5F(F: 최소 가공 치수), 길이 방향에 직교하는 방향이 1F의 폭으로 형성되어 있다. DRAM 셀 어레이는, 소자 영역 AA 내에 형성된 셀 트랜지스터와, 소자 영역 AA의 길이 방향의 양단부에 접하도록 형성된 트렌치형의 셀 캐패시터 TC를 갖는 메모리 셀을 복수 구비하고 있다. 그리고, 비트선 컨택트 플러그 BC를 통하여 동일 열에 위치하는 메모리 셀에 전기적으로 접속된 복수의 비트선 BL이, 소자 영역 AA의 길이 방향을 따라서 형성되어 있다. 또한, 동일 행의 셀 트랜지스터의 게이트 전극에 전기적으로 접속된 복수의 워드선 WL이, 소자 영역 AA의 길이 방향에 직교하는 방향을 따라서 형성되어 있다.
벌크 영역과 SOI 영역과의 경계 영역에는, DRAM 셀과 마찬가지 패턴의 소자 영역 AA가 형성되어 있다. 이 소자 영역은 DRAM 셀의 형성에는 사용되지 않은 더미 패턴이다. DRAM 등에서는, 방대한 수의 메모리 셀이 규칙성을 갖고 어레이 형상으로 배치되어 있다. 그러나, DRAM 셀 어레이 단부에서는 그 규칙성이 흐트러진다. 그렇게 되면, DRAM 셀 어레이 단부에서의 리소그래피 조건이나 에칭 조건에 변동이 발생하기 쉽게 되어, 메모리 셀로서의 신뢰성의 유지가 곤란해진다. 따라서, DRAM 셀 어레이의 외부에, DRAM 셀 어레이와 동일 패턴의 더미 패턴을 형성함으로써, DRAM 셀 어레이 내의 메모리 셀의 신뢰성을 유지하는 방법이 널리 이용되고 있다. 본 실시예에서는, 이 더미 패턴을 벌크 영역과 SOI 영역과의 경계 영역에 형성하고 있다.
SOI 영역 내에는 로직 회로가 형성된다. 로직 회로의 구성에 대해서는 생략한다.
다음에 도 8b에 도시한 시스템 LSI의 단면 구조에 대하여, 도 8c를 참조하여 설명한다. 도 8c는 도 8b에서의 8C-8C선 방향을 따라 취한 단면도이다. 먼저 벌크 영역 내의 DRAM 셀 어레이의 구조에 대하여 설명한다.
p형 실리콘층(13) 및 p형 실리콘 기판(10) 내에는, 트렌치 캐패시터 TC 형성용 트렌치(21)가 형성되어 있다. 이 트렌치(21)의 상부를 제외한 내주면 상에는 캐패시터 절연막(22)이 형성되어 있다. 또한 트렌치(21)의 상부를 제외한 내주면상에서, 또한 캐패시터 절연막(22)보다도 상부에는, 캐패시터 절연막(22)보다도 막 두께가 두꺼운 컬러 산화막(23)이 형성되어 있다. 또한, 트렌치(21) 내에는 스토리지 노드 전극(24)이 트렌치(21) 내부를 도중까지 매립하도록 형성되고, 스토리지 노드 전극(24) 상에 도전체층(25)이 더 형성되어 있다. 또한, 트렌치(21) 내의 개구 근방에 저저항의 도전체층(26)이 더 형성되어 있다. 그리고, 실리콘 기판(10) 내에 캐패시터 절연막(22)과 접하도록 n+형 불순물 확산층(27)이 형성되어 있다. 이 n+형 불순물 확산층(27)은 플레이트 전극으로서 기능하는 것이다. 또한, 실리콘 기판(10) 내에는, 복수의 n+형 불순물 확산층(27)과 공통 접속된 n형 웰 영역(27')이 형성되어 있다. 이상과 같이 하여, 트렌치형의 셀 캐패시터 TC가 형성되어 있다.
실리콘층(13) 상에는, 게이트 절연막(28)을 개재하여 게이트 전극(16)이 형 성되고 있으며, 절연막(29)이 게이트 전극(16)을 둘러싸도록 형성되어 있다. 또한, 실리콘층(13) 표면 내에 n+형 소스 드레인 영역(14, 15)이 형성됨으로써 셀 트랜지스터가 형성되어 있다. 그리고, 셀 트랜지스터의 소스 영역(14)과 셀 캐패시터 TC의 도전체층(26)이 전기적으로 접속되어 있다. 이상과 같은 셀 트랜지스터와 셀 캐패시터를 포함하는 DRAM 셀이, DRAM 셀 어레이 내에 복수 형성되어 있다. 또한 DRAM 셀은, 소자 분리 영역 STI에 의해 전기적으로 상호 분리된 소자 영역 AA 내에 2개씩 배치되고, 드레인 영역(15)을 공유하고 있다.
그리고, 상기 DRAM 셀을 피복하도록, 실리콘층(13) 상에 층간 절연막(30)이 형성되어 있다. 층간 절연막(30) 내에는, 층간 절연막(30) 표면으로부터 드레인 영역(15)에 도달하는 비트선 컨택트 플러그 BC가 형성되어 있다. 또, 비트선 컨택트 플러그와 접하는 드레인 영역(15) 내에는 고불순물 농도의 n++형 컨택트 영역(31)이 형성되어 있다. 그리고 층간 절연막(30) 상에, 비트선 컨택트 플러그 BC와 전기적으로 접속된 비트선 BL이 형성되어 있다.
벌크 영역과 SOI 영역과의 경계 영역에는, DRAM 셀과 마찬가지 패턴의 소자 영역 AA만이 형성되어 있고, 반도체 소자는 형성되어 있지 않다. 단, 셀 트랜지스터의 n+형 불순물 확산층(27)과 접속되는 n형 웰 영역(27')이, 더미 패턴 내에서, 실리콘층(13)의 표면에 도달하도록 형성되어 있다. 이 영역에서, n형 웰 영역(27')에 플레이트 전위가 인가된다. 그리고 상기 DRAM 셀 어레이, 더미 패턴 및 로직 회로를 층간 절연막(32)이 피복하고 있다.
본 실시예에 따른 반도체 장치에 따르면, 더미 패턴을 벌크 영역과 SOI 영역과의 경계 부분에 배치하고 있다. 제1, 제2 실시예에서도 설명한 바와 같이, 벌크 영역과 SOI 영역과의 경계 부분에는 응력이 강하게 작용하기 때문에, 반도체 소자를 형성하기 위해서는 적합하지 않는 무효 공간으로 된다. 한편, 더미 패턴은 셀 어레이 등의 신뢰성을 유지하기 위해서 필요 불가결한 것이지만, 그 자체는 반도체 소자로서 기능하는 것은 아니다. 그 때문에, 더미 패턴이 형성되는 영역도 무효 공간으로 된다. 따라서, 더미 패턴을 벌크 영역과 SOI 영역과의 경계 부분에 형성함으로써, 응력에 의한 셀 어레이의 특성 변화를 방지하면서, 무효 공간을 삭감하는 것이 가능해진다.
또, 본 실시예에서는 벌크 영역과 SOI 영역과의 경계 부분에 소자 영역 AA만을 형성하는 것이었지만, 도 9에 도시한 바와 같이, 트렌치 캐패시터를 더 형성하여도 된다. 물론, 더미의 메모리 셀을 형성하여도 된다. 단, 트렌치(21)의 형성 시에 BOX층(11)이 에칭에 방해가 되는 등의 문제가 있는 경우에는, 도 8b에 도시한 바와 같이 트렌치 캐패시터는 형성하지 않는 쪽이 바람직하다. 물론, 스택형 셀 캐패시터를 이용한 메모리 셀 구조라도 상관없다. 물론, 본 실시예는 반도체 기억 장치를 갖는 LSI에 한정되지 않고, 더미 패턴을 필요로 하는 어레이 형상으로 배치된 반도체 소자를 복수 갖는 반도체 장치이면, 일반적으로 널리 적용할 수 있다.
다음에 본 발명의 제4 실시예에 따른 반도체 장치에 대하여 도 10a를 참조하여 설명한다. 도 10a는, 부분적으로 SON 구조가 형성된 반도체 장치의 평면도이다. 본 실시예는, 상기 제1 실시예에 따른 소자 영역의 배치를, 부분 SOI 구조 대 신에 부분적으로 SON 구조를 형성한 반도체 장치에 적용한 것이다.
도시한 바와 같이, 반도체 장치(1)는 벌크 영역과 SON 영역을 갖고 있다. SON이란, 공동 영역 상에 형성된 실리콘층을 말하며, 상세는 후술한다. 벌크 영역 및 SON 영역 내에는, 소자 분리 영역 STI에 의해 상호 전기적으로 분리된 소자 영역 AA18 내지 AA23이 형성되어 있다. 소자 영역 AA18 내지 AA23에는, MOS 트랜지스터 TR18 내지 TR23이 각각 형성되어 있다. 또, 평면 구조에 대해서는, 소자 영역 AA18 내지 AA23은, 상기 제1 실시예에서의 소자 영역 AA1 내지 AA6과 마찬가지이므로 그 설명은 생략한다.
도 10b 내지 도 10d는, 도 10a에서의 각각 10B-10B선, 10C-10C선, 및 10D-10D선을 따라 취한 방향의 단면도이다. 벌크 영역의 구조는 상기 제1 실시예와 마찬가지이므로 설명을 생략하고, 여기서는 SON 영역에 대해서만 설명한다.
도시한 바와 같이, 실리콘 기판(10)에는 부분적으로 SON 구조가 형성되어 있다. 즉, 실리콘 기판(10)의 일부 영역 상에는 공동 영역(40)이 형성되어 있다. 이 공동 영역(40)을 개재하여, 실리콘 기판(10) 상에 반도체층(41)이 형성되어 있다. 반도체층(41)은 예를 들면 실리콘층이며, 이후 SON층이라고 한다. 이와 같이, 실리콘 기판(10) 상의 공동 영역(40) 및 SON층(41)을 포함하는 SON 구조가 형성된 영역이 SON 영역이다. SON층(40)은, 공동 영역(40)에 의해 실리콘 기판(10)과 전기적으로 분리되어 있다. 따라서, 도 1b 내지 도 1d에서 설명한 바와 같은, 실리콘 기판(10)과 SOI층(12) 사이에 BOX층(11)을 갖는 SOI 구조와 마찬가지의 효과가 얻어진다. SON 영역에는, 소자 영역 AA21 내지 AA23이 형성되고 있으며, 각 소자 영역 AA21 내지 AA23은 소자 분리 영역 STI에 의해 둘러싸여 있다. 또, SON 영역 내의 소자 분리 영역 STI는, 실리콘 기판(10)에 도달하도록 하여 형성되어 있다.
소자 영역 AA21 내지 AA23에는 MOS 트랜지스터 TR21 내지 TR23이 각각 형성되어 있다. 소자 영역 AA21 내지 AA23 내에 형성된 MOS 트랜지스터 TR21 내지 TR23은, 소스 드레인 영역, 및 게이트 전극을 각각 갖고 있다.
MOS 트랜지스터 TR21, TR22의 소스 영역(14u, 14v), 드레인 영역(15u, 15v) 은, 공동 영역(40)에 도달하도록 하여 형성되어 있다. 그리고, MOS 트랜지스터 TR21, TR22의 게이트 전극(16u, 16v)은, 각각 소스 영역(14u)과 드레인 영역(15u) 사이, 및 소스 영역(14u)과 드레인 영역(15v) 사이의 SON 층(41) 상에, 게이트 절연막(도시 생략)을 개재하여 형성되어 있다. MOS 트랜지스터 TR23에 대해서도, 소스 드레인 영역(도시 생략)이 소자 영역 AA23 내의 SON층(41) 표면에 상호 이격하여 형성되어 있다. 그리고, 소스 드레인 영역 사이의 SON층(41) 상에, 게이트 절연막(도시 생략)을 개재하여 게이트 전극(16w)이 형성되어 있다.
소자 영역 AA22, AA23은, 벌크 영역과 SON 영역과의 경계로부터, 안전 거리 d2'만큼 이격하여 배치되어 있다. 한편, 소자 영역 AA21은, 안전 거리 d2' 이하의 거리 d1'만큼 이격하여 배치되어 있다. 단, MOS 트랜지스터 TR21의 채널 영역이, 경계로부터 안전 거리 d2' 이상 이격되어 있는 것은 물론이다.
이상과 같이, 부분적으로 SON 구조를 갖는 반도체 장치이더라도, 상기 제1 실시예에서 설명한 효과를 얻을 수 있다. 즉, SON 영역에서는, 소스 드레인 영역(15u, 15w)은, SON층(41)의 저면에 도달하도록 형성되어 있다. 따라서, 소스 드레인 영역(15u, 15w) 바닥 부분에 응력이 생겼다고 하여도, 누설 전류는 흐르지 않는다. 그에 따라, 응력에 대해서는 채널 영역에 대해서만 고려하면 충분하기 때문에, 소자 영역을 벌크 영역과 SON 영역과의 경계에 근접하도록 배치할 수 있어, 무효 공간을 삭감할 수 있다. 또, SON층(41)이 공동 영역(40) 상에 형성되기 때문에, 벌크 영역 내 및 벌크 영역과 SON 영역과의 경계부의 소자 분리 영역 STI와, SON 영역 내의 소자 분리 영역 STI는, 별개의 공정으로 제조하는 것이 바람직하다. 물론, 벌크 영역 내의 소자 분리 영역 STI와 경계부의 소자 분리 영역 STI가 동일한 제조 공정으로 형성되는 것은 상관없다.
또, 상기 제1 실시예뿐만 아니라, 제2, 제3 실시예에 따른 반도체 장치가, 부분적으로 SON 구조를 갖고 있어도 된다. 즉, 도 4a, 도 4b, 도 4c, 도 7a 내지 도 9에서, SOI 영역이 SON 영역이어도 된다. 이 경우에는, 도 4b, 도 4c, 및 도 8 c에서 BOX층(11) 대신에 공동 영역을 형성하고, SOI층(12) 대신에 SON층을 형성하면 된다.
상기한 바와 같이, 본 발명의 제1 내지 제4 실시예에 따른 반도체 장치에 따르면, 응력에 의한 특성 변화를 방지할 수 있는 반도체 장치를 제공할 수 있다.
또, 상기 제1 내지 제3 실시예에서, 도면에서는 벌크 영역과 SOI 영역과의 경계를 양자간에 있는 소자 분리 영역 STI의 중심에 있도록 나타내고 있다. 그러나, 벌크 영역과 SOI 영역과의 경계는, 도 5a 내지 도 5c 및 도 6a 내지 도 6c에 도시한 바와 같이, 어디까지나, 부분 SOI 구조를 작성한 단계에서의 BOX층(11) 단부이다. 이것은 SON 구조인 경우에도 마찬가지이다. 또한, 벌크 영역 및 SOI 영역에서의 안전 거리 d2, d2'는, 동일한 경우가 있을 수 있으며, 다른 값을 취하는 경우도 생각할 수 있다. 또한, 상기 실시예에서는, 실리콘층(13)의 상면과 SOI층(12)의 상면이 동일 평면 상에 있는 경우를 예로 들어 설명하였지만, 제조 방법에 따라서는, 양자가 다른 평면 상에 있어도 된다. 물론, 실리콘층(13)의 상면과 SON층(41)의 상면이 다른 평면 상에 있어도 된다. 또한 실리콘층(13)의 저면과 BOX층(11)의 저면이 다른 평면상에 있어도 되고, 실리콘층(13)의 저면과 공동 영역(40)의 저면이 다른 평면 상에 있어도 된다. 또한, 제2, 제3 실시예를 조합하여, DRAM 셀을 실리콘 기판(10)과 동일 도전형 및 동 전위의 웰 영역 상에 형성하여도 된다. 또한, 상기 실시예에서는 DRAM 혼재형의 시스템 LSI를 예로 들어 설명하였지만, DRAM에 한하지 않고, 예를 들면 SRAM(Static RAM)이나 플래시 메모리, 또는 강유전체 RAM(Ferroelectric RAM) 등을 갖는 반도체 장치이어도 된다.
부가적인 장점 및 변형은 당업자에 의해 쉽게 구현할 수 있으며, 따라서, 본 발명의 범위는 상기한 설명 및 실시예에 한정되는 것은 아니다. 따라서, 부가된 청구항 및 그 등가물에 의해 정의되는 바와 같은 발명의 개념의 범위 및 정신에서 벗어나지 않고, 다양한 변형이 이루어질 수 있다.

Claims (26)

  1. 삭제
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  8. 반도체 기판상에 형성되고, 상기 반도체 기판과 전기적으로 접속된 제1 반도체층과,
    절연막과 공동 중 어느 하나를 개재하여 상기 반도체 기판 위에 형성된 제2 반도체층과,
    상기 제1 및 제2 반도체층 중 한쪽에 형성되고, 상기 제1 및 제2 반도체층 간의 경계로부터 제1 거리에 위치하는 제1 소자 영역과,
    상기 제1 및 제2 반도체층 중, 상기 제1 소자 영역이 형성된 쪽에 형성되고, 상기 제1 및 제2 반도체층 간의 경계로부터 상기 제1 거리보다 긴 제2 거리에 위치하는 제2 소자 영역과,
    상기 제1 소자 영역 내에 형성되고, 상기 제1 및 제2 반도체층 간의 경계에 평행하게 배치된 게이트 전극을 갖는 제1 MOS 트랜지스터와,
    상기 제2 소자 영역 내에 형성되고, 상기 제1 MOS 트랜지스터의 게이트 전극에 직교하도록 배치된 게이트 전극을 갖는 제2 MOS 트랜지스터
    를 포함하는 반도체 장치.
  9. 제8항에 있어서, 상기 제1 MOS 트랜지스터의 채널 영역과 소스 영역 사이의 접합부는, 상기 제1 및 제2 반도체층 간의 경계로부터 적어도 상기 제2 거리에 위치하는 반도체 장치.
  10. 제8항에 있어서,
    상기 제1 및 제2 소자 영역은 상기 제1 반도체층 내에 형성되고,
    상기 제1 MOS 트랜지스터의 소스 영역은 상기 드레인 영역보다 상기 제1 및 제2 반도체층 간의 경계에 근접하여 형성되는 반도체 장치.
  11. 제8항에 있어서,
    상기 제1 및 제2 소자 영역은 상기 제1 반도체층 내에 형성되고,
    상기 제1 MOS 트랜지스터의 소스 영역은 상기 제1 반도체층과 동일한 전위를 갖는 반도체 장치.
  12. 제8항에 있어서,
    상기 제1 및 제2 소자 영역은 상기 제2 반도체층 내에 형성되고,
    상기 제2 MOS 트랜지스터의 소스 영역 및 드레인 영역은 상기 제2 반도체층의 바닥 부분에 도달하는 반도체 장치.
  13. 제8항에 있어서,
    상기 반도체 기판 상에 형성된 절연막을 더 포함하며,
    상기 제2 반도체층은 상기 절연막을 개재하여 상기 반도체 기판 위에 형성되어 있는 반도체 장치.
  14. 제8항에 있어서, 상기 제2 반도체층은 공동을 개재하여 상기 반도체 기판 위에 형성되어 있는 반도체 장치.
  15. 반도체 기판상에 형성되고, 상기 반도체 기판에 전기적으로 접속된 제1 반도체층과,
    절연막과 공동 중 어느 하나를 개재하여 상기 반도체 기판 위에 형성된 제2 반도체층
    을 포함하고,
    상기 제1 반도체층의 일부는 상기 절연막과 공동 중 하나의 저면(lower surface)과 접촉하고,
    상기 제1 및 제2 반도체층은 실질적으로 동일한 평면에 있는 상면들을 갖고, 수평 방향으로 나란히 배치되어 있는 반도체 장치.
  16. 제15항에 있어서,
    상기 제1 반도체층의 표면 영역 내에서 상호 이격하여 형성된 소스 및 드레인 영역과, 상기 소스 및 드레인 영역 사이의 상기 제1 반도체층의 부분 상에 형성된 게이트 절연막 상에 형성된 게이트 전극을 갖는 MOS 트랜지스터를 더 포함하며,
    상기 게이트 전극은 상기 제1 및 제2 반도체층 간의 경계에 평행하게 연장하여 형성되고, 상기 소스 영역은 상기 드레인 영역보다 상기 경계에 근접하여 형성되어 있는 반도체 장치.
  17. 제15항에 있어서, 상기 제1 반도체층은 상기 반도체 기판과 동일한 도전형인 반도체 장치.
  18. 제15항에 있어서, 상기 제1 반도체층은 상기 반도체 기판과 동일한 전위를 갖는 반도체 장치.
  19. 제15항에 있어서,
    상기 반도체 기판상에 형성된 절연막을 더 포함하며,
    상기 제2 반도체층은 상기 절연막을 개재하여 상기 반도체 기판 위에 형성되어 있는 반도체 장치.
  20. 제15항에 있어서, 상기 제2 반도체층은 상기 공동을 개재하여 상기 반도체 기판 위에 형성되어 있는 반도체 장치.
  21. 반도체 기판상에 형성되고, 상기 반도체 기판에 전기적으로 접속된 제1 반도체층과,
    절연막과 공동 중 하나를 개재하여 상기 반도체 기판 위에 형성된 제2 반도체층과,
    상기 제1 및 제2 반도체층 중 어느 한쪽에 형성된 반도체 소자군과,
    상기 제1 및 제2 반도체층 상에 그 경계에 근접하여 형성된 상기 반도체 소자들을 위한 더미 소자군 - 상기 더미 소자군은 상기 제1 및 제2 반도체층 사이에 형성됨 -
    을 포함하는 반도체 장치.
  22. 제21항에 있어서,상기 반도체 소자와 상기 더미 소자는 상호 다른 구조를 갖는 반도체 장치.
  23. 제21항에 있어서, 상기 반도체 소자는 메모리 셀인 반도체 장치.
  24. 제21항에 있어서,
    상기 반도체 기판상에 형성된 절연막을 더 포함하며,
    상기 제2 반도체층은 상기 절연막을 개재하여 상기 반도체 기판 위에 형성되어 있는 반도체 장치.
  25. 제21항에 있어서,
    상기 제2 반도체층은, 상기 공동을 개재하여 상기 반도체 기판 상에 형성되어 있는 반도체 장치.
  26. 반도체 기판상에 형성되고, 상기 반도체 기판에 전기적으로 접속된 제1 반도체층과,
    절연막과 공동 중 어느 하나를 개재하여 상기 반도체 기판 위에 형성된 제2 반도체층과,
    상기 제1 및 제2 반도체층 사이에 형성되고 상기 제1 및 제2 반도체층을 전기적으로 분리하는 분리 영역
    을 포함하고,
    상기 제1 반도체층의 일부는 상기 절연막과 공동 중 하나의 저면과 접촉하고,
    상기 제1 및 제2 반도체층은 수평 방향으로 나란히 배치되어 있는 반도체 장치.
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