KR20000035489A - 실리콘-온-절연체 영역 및 벌크 영역 제조 방법 및조밀하게 패터닝된 실리콘-온-절연체 영역을 제조하는방법과 이들 방법에 의해서 제조된 반도체 장치 - Google Patents

실리콘-온-절연체 영역 및 벌크 영역 제조 방법 및조밀하게 패터닝된 실리콘-온-절연체 영역을 제조하는방법과 이들 방법에 의해서 제조된 반도체 장치 Download PDF

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Abstract

본 발명은 SOI 영역과 벌크(bulk) 영역을 반도체 장치 내에 제조하는 방법에 관한 것으로서, 이 방법에서는 먼저 박막 실리콘 층, 이 박막 실리콘 층의 하부에 놓이는 매립된 절연(buried insulating) 산화물 층 및 이 매립된 절연 산화물 층의 하부에 놓이는 실리콘 기판을 가진 SOI 구조를 제공하고, 다음, 질화물 층을 SOI 구조의 상부에 침착하고, 다음, 상기 질화물 층의 부분을 선택적으로 에칭하여 SOI 구조를 노출시키는데 이때 에칭되지 않은 질화물 층의 부분은 SOI 영역을 형성한다. 본 발명의 방법은, 그 다음, 노출된 SOI 구조의 잔여 부분을 선택적으로 에칭하여 실리콘 기판을 노출시키고, 다음, 노출된 실리콘 기판의 상부에 에피택셜 층을 성장시켜 벌크 영역을 형성하며, 마지막으로, 실리콘-온-절연체 구조 위의 질화물 부분을 제거한다.

Description

실리콘-온-절연체 영역 및 벌크 영역 제조 방법 및 조밀하게 패터닝된 실리콘-온-절연체 영역을 제조하는 방법과 이들 방법에 의해서 제조된 반도체 장치{PROCESS OF MAKING DENSELY PATTERNED SILICON-ON-INSULATOR (SOI) REGION ON A WAFER}
본 발명은 반도체 장치를 제조하는 방법에 관한 것으로, 보다 상세하게는 실리콘-온-절연체(silicon-on-insulator : SOI) 영역과 비-SOI 영역을 갖는 반도체 장치를 제조하는 방법에 관한 것이다.
SOI 구조는 매립된 절연(buried insulating) 층에 의해 실리콘 층을 실리콘 기판으로부터 전기적으로 절연시킬 때 형성된다. SOI 구조는 통상 실리콘 기판의 전체 표면을 점유하지는 않는다. 이러한 선택적인 SOI 구조는 1998년 4월 14일 등록된 타니가와(Tanigawa)의 미국 특허 제 5,740,099 호에 개시되어 있다. 이 특허에는 SOI 구조 위에 부분적으로 또한 실리콘 기판 위에 부분적으로 제조된 집적 회로가 예시되어 있다. SOI 구조에 할당된 회로 구역은 SOI 영역으로 지칭되며, SOI 구조이외의 부분에 할당된 회로 영역은 벌크(bulk) 영역으로 지칭된다. 타니가와 특허는 기판 위에 SOI 영역과 벌크 실리콘 영역을 형성하고 그들 각각의 영역에 상이한 유형의 회로를 제조하는 공정을 교시하고 있다. 타니가와 특허는 패터닝된 이온 주입 기술을 사용하여 상술한 상이한 영역을 형성한다. 예를 들면, 매우 높은 도우즈의 산소 이온(very high dose of oxygen)을 충분한 에너지로 실리콘 내에 주입하여 매립된 실리콘 이산화물 층을 형성한다.
타니가와의 방법은 여러 단점을 가지고 있다. 높은 도우즈의 산소는 Si/SiO2계면(interface)을 가파르게(sharp) 형성하는데 필요하며 높은 주입 에너지는 매립층을 얻는데 필요하다. 이러한 방법은 또한 패터닝된 모든 에지 영역(edge region)에서 결함을 유발하는 것으로도 알려져 있으며, 산화에 의해 웨이퍼의 SOI 부분이 팽창하기 때문에 결과적인 구조가 평탄하지 않다.
IBM Technical Disclosure Bulletin(Volume 35, No. 2, 1992. 7)의 247-249쪽에 게재된 "Process for Fabrication of Very Thin Epitaxial Silicon Films Over Insulating Layers" 라는 제목의 논문(저자 미상)에는, 실리콘의 선택적인 에피택셜 성장을 사용하여 웨이퍼 상에서 SOI 영역을 성장시키는 내용을 교시하고 있다. 상술한 논문의 도 1a(본원의 도 1a)에 도시된 바와 같이, 두 개의 마스크 레벨에 의해서 실리콘 기판(42)과 절연 산화물 층(44)을 포함하는 구조(40)가 만들어진다. 산화물 개구(48)는 제 1 마스킹 공정에 의해 형성되며, 산화물 층의 중앙 부분, 즉 섬(island)(50)의 높이는 제 2 마스킹 공정에 의해 조절된다.
그 다음, 도 1b에 도시된 바와 같이, 에피택셜 실리콘(46)을 선택적으로 성장시킨다. 화학-기계적 연마(chemical-mechanical polish)를 사용하여 잉여 에피택셜 재료를 제거한다. 도 1c에 도시된 바와 같이, 절연 산화물 층(44)은 화학-기계적 연마를 위한 기준점으로서 작용하여, 나머지 에피택셜 실리콘이 실리콘 층과 동일한 높이가 되도록 한다. 이러한 식으로, SOI 영역이 형성되어 실리콘 섬(50)을 절연 산화물 층(44)과 완전하게 절연시키게 된다.
에피택셜 측방향 과도성장(epitaxial lateral overgrowth : ELO)으로 알려진 이러한 공정은 다음과 같은 단점을 가지고 있다. 형성된 SOI 영역은 대략 10 마이크론(㎛) 두께까지만 형성될 수 있다. 형성된 SOI가 도 1c의 영역(52)에서 10 마이크론보다 넓게 형성될 때는 실리콘의 크기와 품질이 제한된다. 그 결과, 웨이퍼 상에서의 SOI 소자의 양이 또한 제한된다.
예를 들어 고성능의 마이크로프로세서를 제조하기 위해서는 동일한 칩내에 논리 회로와 다이나믹 랜덤 억세스 메모리(DRAM) 회로를 조합하는 것이 필요하다. SOI 구조는 고성능 마이크로프로세서를 제조하기 위한 후보들 중의 하나이다. 그러나, 고성능 DRAM 셀을 SOI상에 제조하기가 어려운데, 이것은 DRAM 패스(pass) 트랜지스터용의 기판 접속부가 부족하기 때문이다. 기판 접속부가 부족하기 때문에, 단일의 SOI 섬위에 많은 DRAM 셀을 제조할 수 있을 정도로 충분히 넓은 SOI를 성장시키는 것이 불가능하다. 많은 SOI 섬들이 성장되어야 하기 때문에, 하나의 공통 기판으로는 부족하다. 또한 공통 기판이 부족하면 부동 몸체 효과(floating body effects)가 유발될 수도 있으며 셀 부족 현상이 심각하게 되어, DRAM 성능이 저하된다.
1995년 3월 21일자로 등록된 선(Sun)의 미국 특허 제 5,399,507 호에는 혼합형 박막 및 벌크 반도체 기판(a mixed thin film and bulk semiconductor substrate)을 제조하는 공정이 개시되어 있다. 이 특허에서는 박막을 SOI 기판 위에서 마스킹하고 에칭하여 하부(underlying) 벌크 기판을 노출시킨다. 그 다음, 에피택셜 층을 성장시켜 노출된 벌크 부분을 형성하여 혼합 기판을 만든다. 그러나, 에피택셜 층을 성장시키기 전에, 선 특허는 (1) 유전층(dielectric layer)을 기판 전체에 침착시키고, (2) 그 유전층을 선택적으로 에칭하여 측벽 스페이서(sidewall spacers)를 형성함으로써 SOI 영역을 기판내 벌크 영역으로부터 절연시키는 단계를 교시하고 있다.
상술한 두가지 단계를 완료한 이후, 선 특허는 벌크 영역 위에 에피택셜 층을 성장시킨다. 마지막으로, 선 특허는 SOI 영역 내에 샬로우 트렌치 절연(shallow trench isolation)(STI) 영역을 형성하고, 벌크 영역 내에 다른 STI 영역을 형성한다. 이와 같이, 선 특허는 혼합형 SOI 영역 및 벌크 영역을 단일 기판 상에 형성하는 방법을 개시하고 있는 것이다. 선 특허 공정의 단점은 두 영역을 분리시키는데 많은 단계가 필요하다는 것이다. 보다 상세히 말해서, 선 특허는 STI 영역을 형성하는 통상의 단계 이외에도 측벽 스페이서를 형성하는 단계를 필요로 한다. 더욱이, 선 특허 명세서의 도 11에 도시된 바와 같이, STI 영역(54)이 벌크 영역 위에 형성되고 STI 영역(52)이 SOI 영역 위에 형성된다. 이러한 두 STI는 측벽 스페이서(46)에 인접하게 형성된다. 스페이서가 STI와 근접하고 있기 때문에 STI에 대한 트렌치를 형성하는 것이 어렵다.
SOI 영역과 벌크 영역을 동일한 웨이퍼 상에서 제조할 때 야기되는 통상의 공정 결함과 마이크로프로세서에 적합한 고 품질의 조밀하게 패터닝된(densely patterned) SOI 영역을 제조하는데 발생하는 어려움은 병합형 회로 및 DRAM 회로 또는 기타 다른 형태의 회로를 위한 조밀하게 패터닝된 SOI를 제조할 수 있는 공정이 여전히 필요하다는 것을 의미한다.
이러한 또한 다른 필요성을 충족시키기 위해, 본 발명은 웨이퍼 상에서 조밀하게 패터닝된 실리콘-온-절연체(densely patterned silicon-on-insulator: SOI)를 제조하는 방법을 제공하는 것을 그 목적으로 한다.
도 1a 내지 도 1c는 웨이퍼 상에 SOI(silicon-on insulator) 영역을 성장시키기 위한 종래 기술의 반도체 장치를 제조하는 공정 순서를 예시하는 단면도,
도 2a 내지 도 2h는 본 발명에 따라 웨이퍼 상에 조밀하게 패터닝된 SOI 영역을 형성하는 반도체 장치를 제조하는 공정을 예시하는 횡단면도.
도면의 주요 부분에 대한 부호의 설명
10 : 웨이퍼 11 : SOI 구조
12 : 기판 14 : 절연 산화물 층
16 : 실리콘 층 17 : 포토레지스트 마스크
18 : 패드 산화물 층 20 : 질화물 층
26 : 에피택셜 층 32 : DRAM 셀
일 실시예에 있어서, 본 발명은 SOI 영역과 벌크(bulk) 영역을 반도체 장치 내에 제조하는 방법에 관한 것으로서, 이 방법에서는 먼저 박막 실리콘 층, 이 박막 실리콘 층의 하부에 놓이는 매립된 절연(buried insulating) 산화물 층 및 이 매립된 절연 산화물 층의 하부에 놓이는 실리콘 기판을 가진 SOI 구조를 제공하고, 다음, 질화물 층을 SOI 구조의 상부에 침착하고, 다음, 상기 질화물 층의 부분을 선택적으로 에칭하여 SOI 구조를 노출시키는데 이때 에칭되지 않은 질화물 층의 부분은 SOI 영역을 형성한다. 본 발명의 방법은, 그 다음, 노출된 SOI 구조의 잔여 부분을 선택적으로 에칭하여 실리콘 기판을 노출시키고, 다음, 노출된 실리콘 기판의 상부에 에피택셜 층을 성장시켜 벌크 영역을 형성하며, 마지막으로, 실리콘-온-절연체 구조 위의 질화물 부분을 제거한다. 논리 회로는 SOI 영역 위에 형성될 수 있으며 DRAM 회로는 벌크 영역 위에 형성될 수 있다.
전술한 개요적인 설명과 다음의 상세한 설명은 본 발명의 예시적인 것으로 제한적인 것은 아니다.
본 발명은 첨부 도면을 참조한 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 관행에 따라, 도면의 여러 구성요소들을 정확한 축척 비율로 도시하지 않고, 그들 구성요소의 크기를 명료성을 기하기 위하여 임의대로 확대 또는 축소했다.
도 2a와 도 2b를 참조하면, 웨이퍼(10)내에 조밀하게 패터닝된(densely patterned) SOI를 제조하는 방법이 도시된다. 웨이퍼(10)는 기판(12)상에 SOI 영역과 비 SOI 벌크 영역을 가지고 있다. 본 발명의 공정 순서는 단결정 실리콘으로 된 반도체 기판(12)을 준비하는 것으로부터 시작한다. 다음, 절연 산화물 층(14), 예를 들면, 산화 실리콘을 반도체 기판(12)의 전체 표면에 걸쳐 성장시키는데, 그 절연 산화물 층은 100nm 내지 500nm 의 두께를 갖는다. 그 다음, 절연 산화물 층(14)의 전체 표면의 상부에 실리콘 층(16)을 형성하는데, 이 실리콘 층(16)은 50nm 내지 300nm 범위의 두께를 갖는다. 실리콘 층(16)의 바람직한 두께는 약 200nm이다. 실리콘 층(16)과 절연 산화물 층(14)이 함께 SOI 구조(11)를 구성한다는 것을 알 것이다.
SOI 구조(11)는 SOI 구조를 제조하는 어떠한 통상의 기술에 의해서도 제공될 수 있을 것이다. 예를 들면, SOI 구조(11)는 통상의 SIMOX(separation-by-implanted-oxygen) 기술을 이용하여 고농도의 산소를 기판(12)에 주입함으로써 형성될 수도 있다. 그와 달리, SOI 구조(11)는 통상의 본딩 및 에치 백 프로세스(bond and etch back process)에 의해 형성될 수도 있다.
통상의 공정과 달리 본 발명은 기판(12)의 전체 표면에 걸쳐 SOI를 형성한다는 사실을 알게 될 것이다. 그 결과, 통상의 공정에서 수행되는 바와 같은 SOI 섬(island)을 형성할 필요가 없다. 그 외에도, SOI 섬의 폭에 관한 제약이 없다.
실리콘 층(16)의 전체 표면상에서 박막의 패드(thin pad) 산화물 층(18), 예를 들면, 실리콘 산화물을 성장시킨다. 패드 산화물 층(18)은 5nm 내지 20nm 범위의 두께 바람직하게는 10nm 의 두께를 가진다. 그 다음, 도 2b에 도시된 바와 같이, 패드 산화물 층(18)의 상부에 질화물을 침착하여 질화물 층(20)을 형성한다. 질화물 층(20)은 100nm 내지 500nm 범위의 두께를 갖는다. 패드 산화물 층(18)은 질화물 층(20)과 실리콘 층(16)간의 응력(stress)을 감소시킨다.
당해 기술 분야에서 널리 알려진 방법에 의해, 질화물 층의 상부에 포토레지스트(도시되지 않음)를 형성한다. 그 다음, 포토레지스트를 예로서 통상의 포토리소그래픽 기술을 이용하여 소정의 마스크로 패터닝한다. 그 다음, 질화물 층(20)을 반응성 이온 에칭(reactive ion etching: RIE)을 이용하여 선택적으로 제거한다. 제거 단계 이후, 도 2c에 도시된 바와 같이, SOI 웨이퍼상의 질화물 층(20)으로 피복된 영역은 SOI 영역 예를 들어 (22a 및 22c)으로서 그대로 남아 있게 되고, 피복되지 않은 영역은 샬로우 트렌치 절연(shallow trench insulating: STI) 영역을 형성하는데 사용되거나 또는 벌크 실리콘 영역으로서 사용될 것이다.
동일 패턴의 포토레지스트 마스크와 선택적인 RIE를 사용하여, 영역(22b, 22d 및 22e)에서 실리콘 층(16)을 매립 산화물 층(14)에 이르기까지 제거한다. 그 다음, SOI 영역(22a) 및 (22c)의 경계를 한정하는 샬로우 트렌치 절연(STI)을 규정한다. 도 2d에 도시된 바와 같이, STI 영역(28a 및 28b)은 영역(22c)과 영역(22a)을 절연하며, STI 영역(28a 및 28c)은 영역(22a)을 절연한다.
도 2e를 참조하면, 통상의 포토리소그래픽 기술을 이용하여 포토레지스트 마스크(17)를 소정의 마스크로 패터닝한다. 노출된 STI 영역(28c)은 반응성 이온 에칭(RIE)을 이용하여 에칭한다. 이 에칭 과정을 매립된 산화물 층(14)을 통해 영역(22b')내의 웨이퍼(10) 기판(12)이 노출될 때까지 계속한다. 그 다음, 통상의 기술을 이용하여 포토레지스트 마스크(17)를 제거하고 웨이퍼(10)를 세척한다. 그 결과적인 구조를 도 2f에 도시한다.
그 다음, 표준 세정 기법(standard cleaning techniques)을 이용하여 노출된 기판(12)을 세정하고, 웨이퍼(10)를 고온(1000℃ 내지 1100℃)에서 어닐링(annealing)하여 RIE 공정 중에 손상된 실리콘을 복구한다. 어닐링 중에, 노출된 기판(12)의 상부에 박막 산화물 층(도시되지 않음), 예로서, 실리콘 산화물을 성장시킨다. 박막 산화물 층은 대략 10nm의 두께를 갖는다. 그 다음, 불화수소(hydrofluoric; HF) 용액을 사용하여 박막 산화물 층을 제거하여, 다시 기판(12)을 노출시킨다.
고품질의 실리콘을 질화물 층(20) 또는 STI 영역(28a, 28b, 28c)으로 피복된 영역 위에 성장시키는 것이 아니라, 노출된 실리콘 기판(12) 즉 영역(22b')을 갖는 웨이퍼(10) 부분 위에 성장시킬 수 있음을 알 것이다. 도 2g에서, 성장된 실리콘은 에피택셜 층(26)으로 도시된다. 에피택셜 층(26)의 두께는 그 층의 상부 표면이 질화물 층(20)과 동일 평면을 이루도록 조절될 수 있다. 도시하지는 않았지만, 에피택셜 층(26)의 표면을 화학-기계적 연마를 이용하여 평면화하되, 예를 들면 질화물 층(20)을 연마 공정 중에 정지 층으로서 이용하여 평면화할 수도 있다.
그 다음, 고온의 인산(hot phosphoric acid)을 이용하여 질화물 층(20)을 제거하고 HF 용액을 사용하여 패드 산화물 층(18)을 제거한다. 도 2g에는 이 단계의 결과가 도시된다. 마지막으로, 웨이퍼(10)를 고온(1000℃ 내지 1100℃)에서 어닐링하여 에피택셜 침착 후에 야기되는 손상을 보수할 수도 있다. 도 2g에 도시된 결과적인 웨이퍼는 매립된 산화물 위에 실리콘이 형성된(silicon on buried oxide)(SIO) 영역(22a 및 22c)과 매립된 산화물이 없는 영역(22b')을 갖는다. 영역(22b')은 STI 영역(22b)으로 둘러싸인 벌크 영역을 형성한다.
이제 통상의 방식대로 회로를 제조하기 위하여 웨이퍼(10)를 준비한다. 예를 들면, 셀(32)(도 2h)과 같은 DRAM 성분은 공통 기판을 가진 영역(22b')내의 에피택셜 층(26) 위에 제조될 수 있으므로, 부동 몸체 효과를 발생하지 않는다. (30a 및 30b)와 같은 논리 성분은 SOI 영역(22a 및 22c) 위에 제조될 수 있다.
이제 인식할 수 있듯이, 본 발명의 발명자들은 웨이퍼 위에 SOI 영역과 비 SOI(벌크) 영역을 제조하는 새로운 공정을 개발했다. 본 발명자들은 먼저 전체 기판 위에 SOI를 만들고 나서 선택적으로 기판 위에 벌크 영역을 만들기 때문에, SOI는 패터닝된 에지에 결함이 형성될 수도 있는 어떠한 전이 부분(transitions)도 갖지 않는다. 결과적으로, SOI 영역은 조밀하게 패터닝될 수 있다.
이제까지 본 발명을 어떤 특정 실시예들을 참조하여 예시하고 설명하였지만, 본 발명을 예시한 것에 제한하려는 것은 아니고, 본 발명의 특허청구범위의 등가 범주 내에서 본 발명의 사상을 벗어나지 않고서도 각종 변형이 가능하다. 예를 들면, 본 발명은 웨이퍼 위에 병합된 논리 회로와 DRAM 회로를 제조하는 것만에 제한되는 것이 아니라, 본 발명은 SOI 영역 위에 조밀하게 패터닝될 수도 있는 어떤 다른 유형의 회로와 벌크 영역 위에 패터닝될 수도 있는 어떤 다른 유형의 회로로 확장될 수도 있다.
본 발명에 따르면, 전체 기판 위에 SOI를 형성하고 나서 선택적으로 기판 위에 벌크 영역을 형성하기 때문에, 패터닝된 에지에 결함이 생기지 않아 SOI 영역을 조밀하게 패터닝할 수 있다.

Claims (16)

  1. 반도체 장치 내에 실리콘-온-절연체 영역(silicon-on insulator region) 및 벌크 영역(bulk region)을 제조하는 방법에 있어서,
    ① 박막 실리콘 층, 상기 박막 실리콘 층의 하부에 놓이는 매립된 절연(buried insulating) 산화물 층 및 상기 매립된 절연 산화물 층의 하부에 놓이는 실리콘 기판을 가지는 실리콘-온-절연체 구조를 제공하는 단계와,
    ② 상기 실리콘-온-절연체 구조의 상부에 질화물 층을 형성하는 단계와,
    ③ 상기 질화물 층의 부분들을 선택적으로 에칭하여 상기 실리콘-온-절연체 구조를 노출시키는 단계 ― 에칭되지 않은 상기 질화물 층의 부분은 상기 실리콘-온-절연체 영역을 형성함 ― 와,
    ④ 상기 노출된 실리콘-온-절연체 구조의 부분을 선택적으로 에칭하여 상기 실리콘 기판을 노출시키는 단계와,
    ⑤ 상기 노출된 실리콘 기판의 상부에 에피택셜 층을 성장시켜 상기 벌크 영역을 형성하는 단계와,
    ⑥ 상기 실리콘-온-절연체 구조 위의 상기 질화물 부분을 제거하는 단계
    를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 단계①은 고농도의 산소를 상기 기판에 주입하여 상기 절연 산화물 층을 형성하는 단계를 포함하는 방법.
  3. 제 1 항에 있어서,
    상기 단계②는 상기 질화물 층을 형성하기 전에 상기 실리콘-온-절연체의 상부에 패드(pad) 산화물 층을 형성하는 단계를 포함하는 방법.
  4. 제 1 항에 있어서,
    상기 단계③은 상기 실리콘-온-절연체 영역의 경계를 한정하는 샬로우 트렌치 절연(shallow trench insulation)을 형성하는 단계를 포함하는 방법.
  5. 제 1 항에 있어서,
    상기 단계⑥은 상기 실리콘-온-절연체 영역 위에 제 1 유형의 회로를 형성하고 상기 벌크 영역 위에 제 2 유형의 회로를 형성하는 단계를 더 포함하는 방법.
  6. 제 5 항에 있어서,
    상기 제 1 유형의 회로는 논리 회로이며 상기 제 2 유형의 회로는 DRAM 회로인 방법.
  7. 제 5 항에 있어서,
    상기 단계④는 상기 실리콘 기판을 노출시킨 후 상기 반도체 장치를 1000℃ 내지 1100℃의 온도에서 어닐링(annealing)하는 단계를 더 포함하는 방법.
  8. 제 5 항에 있어서,
    상기 에칭 단계는 반응성 이온 에칭(reactive ion etching)을 포함하는 방법.
  9. 제 1 항의 방법에 의해서 제조된 반도체 장치.
  10. 웨이퍼상의 병합된(merged) 논리 회로와 DRAM 회로를 위한 조밀하게 패터닝된 실리콘-온-절연체(dense patterned silicon-on-insulator)를 제조하는 방법에 있어서,
    ① 박막 실리콘 층, 상기 박막 실리콘 층의 하부에 놓이는 매립된 절연(buried insulating) 산화물 층 및 상기 매립된 절연 산화물 층의 하부에 놓이는 실리콘 기판을 가지는 실리콘-온-절연체 구조를 제공하는 단계와,
    ② 상기 실리콘-온-절연체 구조의 상부에 질화물 층을 형성하는 단계와,
    ③ 상기 질화물 층의 부분들을 선택적으로 에칭하여 상기 실리콘-온-절연체 구조를 노출시키는 단계 ― 에칭되지 않은 상기 질화물 층의 부분은 실리콘-온-절연체 영역을 형성함 ― 와,
    ④ 상기 노출된 실리콘-온-절연체 구조의 부분을 선택적으로 에칭하여 상기 실리콘 기판을 노출시키는 단계와,
    ⑤ 상기 노출된 실리콘 기판의 상부에 에피택셜 층을 성장시켜 상기 벌크 영역을 형성하는 단계와,
    ⑥ 상기 실리콘-온-절연체 구조 위의 상기 질화물 부분을 제거하는 단계와,
    ⑦ 상기 논리 회로를 상기 실리콘-온-절연체 영역 위에 형성하고 상기 DRAM 회로를 상기 벌크 영역 위에 형성하는 단계
    를 포함하는 방법.
  11. 제 10 항에 있어서,
    상기 단계①은 고농도의 산소를 상기 기판에 주입하여 상기 절연 산화물 층을 형성하는 단계를 포함하는 방법.
  12. 제 10 항에 있어서,
    상기 단계②는 상기 질화물 층을 형성하기 전에 상기 실리콘-온-절연체의 상부에 패드(pad) 산화물 층을 형성하는 단계를 포함하는 방법.
  13. 제 10 항에 있어서,
    상기 단계③은 상기 실리콘-온-절연체 영역의 경계를 한정하는 샬로우 트렌치 절연(shallow trench insulation)을 형성하는 단계를 포함하는 방법.
  14. 제 10 항에 있어서,
    상기 단계④는 상기 실리콘 기판을 노출시킨 후 상기 웨이퍼를 1000℃ 내지 1100℃의 온도에서 어닐링(annealing)하는 단계를 더 포함하는 방법.
  15. 제 10 항에 있어서,
    상기 에칭 단계는 반응 이온 에칭을 포함하는 방법.
  16. 청구항 10의 방법에 의해서 제조된 반도체 장치.
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