KR100552040B1 - 반도체 기억 장치 및 반도체 집적 회로 - Google Patents

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Abstract

본 발명에 따른 반도체 기억 장치는, 매립 절연층을 통해 기판 상에 형성된 제1 반도체층; 상기 제1 반도체 층 상에 형성된 플로팅(floating) 유형의 채널 보디(channel body), 상기 채널 보디의 제1 면(face) 측에 채널을 형성하는 메인 게이트, 및 상기 제1 면의 반대측의 제2 면 상에 용량적으로 결합하도록 형성된 보조 게이트를 갖는 FBC(Floating Body Cell); 절연막에 의해 상기 FBC로부터 분리되어 상기 제1 반도체층 상에 형성되며 상기 FBC에 대한 신호를 전달하는 논리 회로; 상기 FBC 아래에 위치하며 상기 매립 절연막의 하부 면에 따라 형성된 제2 반도체층; 및 상기 논리 회로 아래에 위치하며 상기 매립 절연막의 하부 면에 따라 형성된 제3 반도체층을 포함하며, 상기 제2 및 제3 반도체층들에는 서로 다른 전위가 설정된다.
반도체 기억 장치, 채널 보디, FBC, 매립 절연막, MOSFET

Description

반도체 기억 장치 및 반도체 집적 회로{SEMICONDUCTOR STORAGE DEVICE AND SEMICONDUCTOR INTEGRATED CIRCUIT}
도 1은 본 발명에 따른 반도체 기억 장치의 제1 실시예를 나타낸 단면도.
도 2는 N형 확산층(11)이 FBC(1) 아래에 형성되고 P형 확산층(12)이 NFET(2) 및 PFET(3) 아래에 형성된 반도체 기억 장치의 단면 구조를 나타낸 도면.
도 3은 도 1과 다른 구조를 갖는 반도체 기억 장치의 단면도.
도 4는 도 3과 다른 구조를 갖는 반도체 기억 장치의 단면도.
도 5는 NFET에 의해 형성된 FD-FBC(fully depleted FBC)의 특성의 시뮬레이션 결과를 나타낸 도면.
도 6은 FD-SOI 상에 형성된 주변 회로(4)의 N형 폴리실리콘 게이트 NFET의 시뮬레이션 결과를 나타낸 도면.
도 7은 NFET의 히스테리시스의 존재 또는 부재를 나타낸 도면.
도 8은 NFET의 히스테리시스의 존재 또는 부재를 나타낸 도면.
도 9는 NFET의 히스테리시스의 존재 또는 부재를 나타낸 도면.
도 10은 NFET의 히스테리시스의 존재 또는 부재를 나타낸 도면.
도 11은 FD-SOI 상에 형성된 주변 회로(4) 내의 N형 폴리실리콘 게이트의 PFET(3) 및 P형 폴리실리콘 게이트의 PFET(3)의 특성의 시뮬레이션 결과를 나타낸 도면.
도 12는 PFET의 히스테리시스의 존재 또는 부재를 나타낸 도면.
도 13은 PFET의 히스테리시스의 존재 또는 부재를 나타낸 도면.
도 14는 PFET의 히스테리시스의 존재 또는 부재를 나타낸 도면.
도 15는 PFET의 히스테리시스의 존재 또는 부재를 나타낸 도면.
도 16은 FBC, NFET, 및 PFET 각각에 대해 N형 확산층이 배치되는 반도체 기억 장치의 단면도.
도 17은 SOI 웨이퍼(5)에 의해 형성된 실리콘 칩의 레이아웃을 나타낸 도면.
도 18은 N형 확산층(11) 및 배선층(16) 사이의 접속 부분을 나타낸 단면도.
도 19는 패드로부터 플레이트 전압을 공급하는 일례를 나타낸 도면.
도 20은 플레이트 전압을 칩 내에 생성된 고정 값으로 설정하는 일례를 나타낸 도면.
도 21은 VPL이 Vcc=2.0V보다 큰 경우, 즉, PFET(3) 영역에 대응하는 경우를 나타낸 회로도.
도 22는 도 20의 오실레이터(21)의 상세 구성을 나타낸 회로도.
도 23은 다이 소팅(die sorting) 시에 플레이트 전압을 적절한 값으로 설정하는 일례를 나타낸 회로도.
도 24는 칩 내에 플레이트 전압을 자동적으로 조정하는 경우를 나타낸 회로도.
도 25는 칩 내에 플레이트 전압을 자동적으로 조정하는 경우를 나타낸 회로도.
도 26은 본 발명에 따른 반도체 기억 장치의 제2 실시예를 나타낸 단면도.
도 27은 도 26의 변형인, N형 기판을 이용하는 반도체 기억 장치의 단면도.
도 28은 도 26의 변형을 나타낸 단면도.
도 29는 본 발명에 따른 반도체 기억 장치의 제3 실시예를 나타낸 단면도.
도 30은 본 발명에 따른 반도체 기억 장치의 제4 실시예를 나타낸 단면도.
도 31은 본 발명에 따른 반도체 기억 장치의 제5 실시예를 나타낸 단면도.
도 32는 본 발명에 따른 반도체 기억 장치의 제6 실시예를 나타낸 단면도.
도 33은 본 발명에 따른 반도체 기억 장치의 제7 실시예를 나타낸 단면도.
도 34는 FBC(1)의 채널 보디(channel body)의 농도가 NA=1.0×1015cm-3으로 설정되고, NFET(2)의 채널 보디의 농도가 NA=5.0×1017cm-3으로 설정되고, PFET(3)의 채널 보디의 농도가 ND=5.0×1017cm-3으로 설정되는 경우를 나타낸 단면도.
도 35는 P형 또는 N형 폴리실리콘 또는 금속으로 이루어진 플레이트들(51, 52, 53)이 매립 산화막(10) 내에 매립되는 경우를 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : FBC
2 : N형 MOSFET
3 : P형 MOSFET
4 : 주변 회로
5 : SOI 보드
6 : 절연층
7 : N형 실리콘 웨이퍼
8 : N형 확산층
9 : P형 확산층
10 : 매립 산화막
본원은, 35USC§119하에서 2003년 6월 30일자로 출원된 일본 특허 출원 제2003-188413호에 대한 우선권을 주장하며, 이 전체 내용은 본 명세서에 참조로 인용된다.
본 발명은 반도체 기억 장치 및 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 전계 효과 트랜지스터(FET)의 부동체(floating body) 내에 다수 캐리어를 축적함으로써 정보를 저장하는 FBC(Floating Body Cell) 메모리에 관한 것이다.
본 발명은, 트렌치 캐패시터 및 적층형 캐패시터를 갖는 종래의 하나의 캐패시터 및 하나의 트랜지스터에 의해 구성되는 DRAM 셀이 소형화됨에 따라, DRAM 셀을 제조하는 것이 점점 어렵게 되는 것에 관련된 것이다. 이러한 DRAM 셀을 대체 할 수 있는 메모리 셀로서, SOI(silicon on insulator) 등 상에 형성된 FET의 부동 채널 보디(floating channel body) 내에 다수 캐리어를 축적함으로써 정보를 저장하는 새로운 메모리 셀인 FBC가 제안되었다(심사 전인 일본 특허 출원 제2003-68877호 및 제2002-246571호 참조).
FBC는, 채널 보디의 상부 면(top face) 측 상에 채널을 형성하기 위한 메인 게이트와, 하부 면 측 상에 용량적으로 결합되도록 형성된 보조 게이트를 구비한다.
부분적으로 공핍된 SOI(partially depleted SOI; PD-SOI) 상에 형성되는 메모리 셀(일본 공개 특허 제2003-68877호 및 제2002-246571호 참조), 및 완전하게 공핍된 SOI(fully depleted SOI; FD-SOI) 상에 형성되는 메모리 셀(일본 공개 특허 제2003-31693호 참조)이 존재한다. FD-SOI 상에 형성되는 메모리 셀은, 트랜지스터가 점점 소형화되고 SOI의 실리콘막이 점점 얇게 되는 상황에도 적용할 수 있는 FBC이다.
FBC에서 일반적으로, 메모리 신호량을 보장하기 위해서는 고정된 캐패시티가 채널 보디에 필요하다. 옵션들중 하나로서, 얇게 매립된 산화막(buried oxide film; BOX)을 형성하고 채널 보디 및 기판 사이에 캐패시턴스를 제공하는 방법이 있다. FBC 어레이 바로 아래의 기판의 전위는, 채널 보디 내에 홀(holes)이 축적될 수 있게 음의 전위일 것이 요구된다.
그러나, 주변 회로 내의 트랜지스터, 특히 주변 회로 내의 PFET 아래의 기판의 전위가 음의 전위로 되면, 매립 산화막이 얇기 때문에, PFET의 백 채널(back channel)이 턴 온되어서 정상 트랜지스터 동작이 방해받는 문제가 발생된다.
한편, FD-SOI 상에 FBC를 형성하는 경우, 메모리의 주변 회로 및 FBC 메모리 양쪽이 탑재되는 경우에 논리 회로의 트랜지스터를 설계하는 방법이 불명확하다.
특히, 매우 얇은 실리콘막 상에 P형 FET(PFET) 및 N형 FET(NFET) 양쪽이 형성되고 기판 전압이 통상적인 형태에서 OV로 설정되고 N형 폴리실리콘 게이트의 PFET의 임계 전압의 절대값이 너무 높을 경우, NFET는 공핍 유형(음의 임계 전압을 갖는 전계 효과 트랜지스터)으로 되어서 실제적인 사용이 불가능하게 된다. 실리콘 막의 두께에 따라 임계 전압이 변하기 때문에, 매우 얇은 실리콘 막의 경우, 실리콘 막의 두께의 미묘한 변화로 인해 임계 전압이 크게 변하게 되며 이에 따라 장치의 안정된 동작이 방해받게 된다는 문제가 발생한다.
본 발명의 실시예에 따른 반도체 기억 장치는,
매립 절연층을 통해 기판 상에 형성된 제1 반도체층;
상기 제1 반도체 층 상에 형성된 플로팅(floating) 유형의 채널 보디(channel body), 상기 채널 보디의 제1 면(face) 측에 채널을 형성하는 메인 게이트, 및 상기 제1 면의 반대측의 제2 면 상에 용량적으로 결합하도록 형성된 보조 게이트를 갖는 FBC(Floating Body Cell);
절연막에 의해 상기 FBC로부터 분리되어 상기 제1 반도체층 상에 형성되며 상기 FBC에 대한 신호를 전달하는 논리 회로;
상기 FBC 아래에 위치하며 상기 매립 절연막의 하부 면에 따라 형성된 제2 반도체층; 및
상기 논리 회로 아래에 위치하며 상기 매립 절연막의 하부 면에 따라 형성된 제3 반도체층을 포함하며,
상기 제2 및 제3 반도체층들에는 서로 다른 전위가 설정된다.
또한, 본 발명의 실시예에 따른 반도체 기억 장치는,
매립 절연막을 통해 기판 상에 형성된 제1 반도체층;
상기 제1 반도체 층 상에 형성된 플로팅 유형의 채널 보디, 상기 채널 보디의 제1 면에 채널을 형성하는 메인 게이트, 및 상기 제1 면의 반대측의 제2 면 상에 용량적으로 결합하도록 형성된 보조 게이트를 갖는 FBC(Floating Body Cell); 및
상기 절연막에 의해 상기 FBC로부터 분리되어 상기 제1 반도체층 상에 형성되며 상기 FBC에 대한 신호를 전달하는 논리 회로를 포함하며,
상기 논리 회로 아래의 상기 매립 절연막의 두께는 상기 FBC 아래의 상기 매립 절연막보다 더 두껍다.
또한, 본 발명의 실시예에 따른 반도체 기억 장치는,
매립 절연막을 통해 기판 상에 형성된 제1 반도체층;
상기 제1 반도체 층 상에 형성된 플로팅 유형의 채널 보디, 상기 채널 보디의 제1 면에 채널을 형성하는 메인 게이트, 및 상기 제1 면의 반대측의 제2 면 상에 용량적으로 결합하도록 형성된 보조 게이트를 갖는 FBC(Floating Body Cell);
절연막에 의해 상기 FBC로부터 분리되어 상기 제1 반도체층 상에 형성되며 상기 FBC에 대한 신호를 전달하는 논리 회로; 및
상기 FBC 및 상기 논리 회로에 따라 상기 매립 절연막 내에 서로 분리되게 형성된 복수의 폴리실리콘층 또는 금속 층을 포함한다.
또한, 본 발명의 실시예에 따른 반도체 집적 회로는,
매립 절연막을 통해 기판 상에 형성된 제1 반도체층;
상기 제1 반도체층 상에 서로 분리되게 형성된 PMOSFET 및 NMOSFET를 갖는 CMOS 회로;
상기 PMOSFET 아래에 위치하며 상기 매립 절연막의 하부 면을 따라 형성된 제2 반도체층; 및
상기 NMOSFET 아래에 위치하며 상기 매립 절연막의 하부 면을 따라 상기 제2 반도체층과 분리되게 형성된 제3 반도체층을 포함하며,
상기 제2 및 제3 반도체층들에는, 상기 PMOSFET 및 상기 NMOSFET의 백 채널들(back-channels)이 턴 온되지 않는 서로 다른 전위가 설정된다.
이하, 도면을 참조하여 본 발명에 따른 반도체 기억 장치 및 반도체 집적 회로에 대해 구체적으로 기술하기로 한다.
(제1 실시예)
도 1은 본 발명에 따른 반도체 기억 장치의 제1 실시예를 나타낸 단면도이다. 도 1의 반도체 기억 장치는, N형 MOSFET(이하, NFET)(2) 및 P형 MOSFET(이하, PFET)(3)를 갖는 주변 회로(4) 및 FBC(Floating Body Cell)(1)를, 부분적으로 공핍 된 SOI 보드(5) 상의 절연층(6)에 의해 서로 분리되도록 형성함으로써 얻어진다.
SOI 보드(5)는 N형 실리콘 웨이퍼(N형 웨이퍼)(7)상에 형성된 N형 확산층(8)과, N형 확산층(8)의 일부에 형성된 P형 확산층(9)과, N형 확산층(8)과 P형 확산층(9)의 상부 면(top face) 상에 형성된 얇은 매립 산화막(10)을 갖는다. 매립 산화막(10)의 상부 면 상에, FBC(1), NFET(2), 및 PFET(3)가 형성된다.
FBC(1) 및 NFET(2) 아래에 P형 확산층(9)이 형성된다. N형 웨이퍼(7) 및 N형 확산층(8)의 전위 Vsub는 2V이며 P형 확산층(9)의 전위 VPL은 0V로 설정된다.
도 2는 N형 확산층(11)이 FBC(1) 아래에 형성되고 P형 확산층(12)이 NFET(2) 및 PFET(3) 아래에 형성되는, 부분적으로 공핍된 SOI 상의 반도체 기억 장치의 단면 구조를 나타낸 도면이다. N형 확산층(11)은 P형 확산층(12)의 일부 내에 형성된다. 도 2의 반도체 기억 장치에서, P형 확산층(12) 아래의 P형 웨이퍼(13)의 전위 Vsub는 -1V로 설정되고, N형 확산층(8)의 전위 VPL은 -1V로 설정된다.
도 2의 경우, P형 확산층(12)의 전위는 음의 전위이다. 이에 따라, 주변 회로(4)의 일부를 구성하는 PFET(3)의 백 채널이 턴 온되어 오동작이 발생할 것이 염려된다.
한편, 도 1의 반도체 기억 장치에서, P형 확산층(9)은 FBC(1) 및 NFET(2) 아래에 배치되며, N형 확산층(8)은 PFET(3) 아래에 배치되며, P형 확산층(9)은 OV로 설정되며 N형 확산층(8)은 2V로 설정된다. 이에 따라, NFET(2) 및 PFET(3)의 백 채널이 턴 온되어, 오동작이 일어날 염려가 없다.
도 3은 도 1과 다른 구조를 갖는 반도체 기억 장치의 단면도이다. 도 3의 부분적으로 공핍된 SOI 상의 반도체 기억 장치에서, 서로 다른 N형 확산층(11) 및 N형 확산층(14)이 각각 FBC(1) 및 PFET(3) 아래에 배치된다. N형 확산층들(11, 14)은, P형 웨이퍼(13) 상에 형성된 P형 확산층(12)의 일부 내에 서로 분리되게 형성된다. FBC(1) 아래의 N형 확산층(11)의 전위 VPL은 -1V로 설정되고, PFET(3) 아래의 N형 확산층(14)의 전위 VPL은 2V로 설정된다.
도 3의 반도체 기억 장치에서도, PFET(3) 및 NFET(2)의 백 채널이 턴 온될 염려가 없다.
도 4는 도 3과 다른 구조를 갖는 부분적으로 공핍된 SOI 상의 반도체 기억 장치의 단면도이다. 도 4의 반도체 기억 장치에서, 서로 독립적인 N형 확산층들(11, 15, 14)이 각각 FBC(1), NFET(2) 및 PFET(3) 아래에 배치된다. N형 확산층들(11, 15, 14)은 P형 웨이퍼(13) 상에 서로 분리되게 형성되며 서로 다른 전위로 설정된다. FBC(1) 아래의 N형 확산층(11)의 전위 VPL은 -1V로 설정되고, NFET(2) 아래의 N형 확산층(15)의 전위 VPL은 0V로 설정되고, PFET(3) 아래의 N형 확산층(14)의 전위 VPL은 2V로 설정되고, P형 웨이퍼(13)의 전위 Vsub는 -1V로 설정된다.
도 4의 반도체 기억 장치에서도, PFET(3) 및 NFET(2)의 백 채널이 턴 온될 염려가 없다.
도 4에서, P형 웨이퍼(13)를 N형 웨이퍼(7)로 대체하고 N형 확산층들(11, 14, 15)을 P형 확산층들로 대체하는 경우에도 또한 마찬가지의 효과가 얻어진다. 이 경우, P형 확산층의 전위를 도 4의 것보다 1V 높게 설정하고 N형 웨이퍼(7)의 전위를 3V로 설정하는 것으로 충분하다.
표면 상의 실리콘층이 얇은 완전 공핍형 SOI에 대해 이하 기술하기로 한다.
도 5는 NFET에 의해 형성된 FD-FBC(fully depleted FBC)의 특성의 시뮬레이션 결과를 나타낸 도면이다. 도 5에서, L=0.07 ㎛, tox=50Å(=5×10-7cm), tsi=100Å(=10-6cm), tBOX=100Å(=10-6cm), 채널 보디의 P형 불순물 농도 NA = 1.0×1015cm-3이고, 게이트의 재료는 N형 폴리실리콘이다.
도 5의 시뮬레이션 결과로부터, 데이터 "0"이 저장되는 FBC(1)의 임계 전압 Vth0과, 데이터 "1"이 저장되는 FBC(1)의 임계 전압 Vth1 사이의 차 △Vth를 증가시키기 위해서는, 실리콘 기판과 매립 산화막(10) 사이의 경계에 존재하며 농도가 1.0×1019cm-3으로 되어서 저저항을 실현하도록 불순물이 도핑되는 N형 확산층에, 약 -2V의 기판 전압 Vsub의 전압을 인가하는 것이 적절하다.
도 6은 FD-SOI 상에 형성된 주변 회로(4)의 N형 폴리실리콘 게이트 NFET의 시뮬레이션 결과를 나타낸 도면이다. 도 6에서, L=0.15 ㎛, tox=50Å(=5×10-7cm), tsi=100Å(=10-6cm), tBOX=100Å(=10-6cm), NA =1.0×10 15cm-3인 것으로 간주한다.
도 6은, 도 5와 유사한 방식으로, L=0.15㎛ 및 W=10㎛를 가지며 실리콘 웨이퍼와 매립 산화막(BOX)(10) 사이의 경계에 존재하며 농도가 1.0×1019cm-3이 되어서 저저항을 구현하도록 불순물이 도핑되는 N형 확산층을 갖는 NFET의 임계 전압 Vth과 기판 전압 Vsub 간의 관계를 나타낸다. Vsub=0V일 때, 트랜지스터가 (음의 임계 전압을 갖는) 공핍 유형이기 때문에, 트랜지스터가 사용될 수 없다. 따라서, 임계 전압 Vth를 0.4 내지 0.5V의 바람직한 값으로 설정하기 위해서는, Vsub는 약 -1.0V 내지 -1.2V로 설정되어야 한다.
SOI 상의 박막 트랜지스터를 주변 트랜지스터로서 사용하는 경우, 임계값의 절대치 그 자체뿐만 아니라 드레인 전류의 히스테리시스에도 또한 주의해야 한다.
실리콘막이 두껍거나 혹은 채널 보디의 불순물의 농도가 높은 PD-SOI 상에 트랜지스터를 형성하는 경우에도 또한, 이러한 드레인 전류의 히스테리시스가 나타난다. PD-SOI의 경우, 히스테리시스를 방지하기 위해, 채널 보디의 전위를 고정하기 위한 컨택트를 제공하는 것으로 충분하다.
한편, FD-SOI 상의 트랜지스터는, 기판 전위 Vsub의 값에 따라, PD-SOI 상의 트랜지스터에서 보여지는 바와 같은 히스테리시스를 가지지 않는다 해도, 매립 산화막(10)과 기판 사이의 경계 상에 다수 캐리어가 축적될 가능성이 존재한다. 이에 따라, 히스테리시스가 발생할 수도 있다.
그러나, FD-SOI 상의 트랜지스터에서, 채널 보디에 전하 중성 영역이 존재하 지 않기 때문에 히스테리시스를 방지하기 위해 PD-SOI의 경우와 달리 채널 보디 내에 컨택트를 형성하는 것이 불가능하다.
따라서, FD-SOI 상에 형성된 트랜지스터의 임계 전압을 조정하기 위해 기판 전위를 변경하는 경우, 기판 전위에서 드레인 전류의 히스테리시스가 발생되는지 여부가 체크되어야 한다.
도 7 내지 도 10은, 드레인 전압이 0V로부터 1.5V로 증가하고 1.5V로부터 0V로 감소하는 경우 전술한 구조를 갖는 NFET(2)의 드레인 전류에서 히스테리시스가 발생되는지 여부를 나타내는 도면이다. 도 7 내지 도 10은, 각각 Vsub=0V, -1.0V, -1.5V, -2V인 경우의 히스테리시스 상태를 나타낸 도면이다.
이들 도면으로부터, -1.5V 이하의 기판 전위 Vsub에서 히스테리시스가 발생되며, 트랜지스터 특성이 불안정하게 됨을 알 수 있다. 임계 전압(Vth=0.4 내지 0.5V)의 설정시 Vsub가 -1.0 내지 -1.2V로 설정되기 때문에, 이에 따라 이 범위에서는 트랜지스터에 히스테리시스가 발생되지 않으며 트랜지스터가 안정하게 동작하는 것을 알 수 있다.
도 11은 FD-SOI 상에 형성된 주변 회로(4) 내의 N형 폴리실리콘 게이트 PFET(3) 및 P형 폴리실리콘 게이트 PFET(3)의 특성의 시뮬레이션 결과를 나타낸 도면이다. 도 11에서, L=0.2 ㎛, tox=50Å(=5×10-7cm), tsi=100Å(=10 -6cm), tBOX=100Å(=10-6cm), ND(채널 보디 내의 N형 불순물의 농도)=5.0×1016cm-3 인 것으로 간주한 다. FBC(1)와 유사한 방식으로, 저저항을 얻기 위해 불순물이 1.0×1019cm-3으로 도핑된 N형 확산층이, 실리콘 웨이퍼 및 매립 산화막(BOX)(10)의 경계 상에 제공되는 것으로 간주한다.
도 11은 주변 회로(4) 내의 PFET(3)의 임계 전압의 기판 전압 Vsub에 대한 의존성을 나타낸다. N형 폴리실리콘 게이트 PFET(3)의 경우, Vsub=0V일 때, 임계 전압은 -1.2V로 너무 높아서 사용할 수 없다. 반면에, P형 폴리실리콘 게이트 PFET(3)의 경우, Vth 값은 0V 이상의 전압 Vsub에서 적절함을 알 수 있다. Vsub=0은, PFET(3)의 소스 전위(더 높은 전위를 갖는 소스 또는 드레인)를 나타냄을 알아야 한다.
PFET(3)의 경우에서도 또한, NFET(2)의 경우와 마찬가지 방식으로, 드레인 전류에 히스테리시스가 발생될 가능성이 존재한다. 따라서, 설정된 기판 전위 범위 내에서 히스테리시스가 발생되지 않도록 할 필요가 있다.
도 12 내지 도 15는, PFET(3)에 히스테리시스가 발생되는지 여부를 나타내고 Vsub=-1V, 0V, 1V, 2V인 경우를 각각 나타낸 도면이다.
도 12 내지 도 15에 도시한 바와 같이, 이 구조체의 PFET(3)에서, Vsub ＞ 1V일 때에만 히스테리시스가 발생되어서, P형 폴리실리콘 PFET(3)의 임계 전압(Vth=-0.7 내지 -0.3V)의 설정시에, Vsub가 0 이상이 되도록(Vsub ≥0) 설정된다. Vsub가 0V 내지 1V 범위 내에서 조정될 때, 트랜지스터에 히스테리시스가 발생되지 않으며 트랜지스터가 안정하게 동작함을 알 수 있다.
FBC(1), NFET(2), 및 PFET(3)의 최적의 플레이트 전위가 전술한 과정에 의해 결정된 후, 이 플레이트 전압을 동일 기판 상의 SOI 트랜지스터에 인가하기 위해, 도 16에 도시된 바와 같은 기판 구성이 고려된다.
도 16의 반도체 기억 장치에서, 저저항을 실현하기 위한 N형 확산층들(11, 15, 14)이 FBC(1), NFET(2), PFET(3) 아래의 기판과, 매립 산화막(10) 사이의 경계에 형성되고, N형 확산층들(11, 15, 14)이 서로 분리된다. N형 확산층들(11, 15, 14)에, 전술한 최적의 기판 전위, 이 경우 플레이트 전위 VPL이 인가된다.
도 16에서, FBC(1) 아래의 N형 확산층에 대해 VPL은 -2V로 설정되고, NFET(2) 아래의 N형 확산층에 대해 VPL은 -1V로 설정되고, PFET(3) 아래의 N형 확산층에 대해 VPL은 2.5V로 설정된다. P형 기판은, PN 접합이 순방향 바이어스되며 높은 전류가 흐르는 것을 방지하기 위해 이들 전위중 가장 낮은 값으로 설정된다. 이 경우, Vsub는 -2V로 설정된다. 이 설정에 의해, 기판과 N형 확산층들 사이에 존재하는 모든 PN 접합이 역방향 바이어스되어서, 높은 전류가 흐르지 않는다.
도 17은 SOI 웨이퍼(5)에 의해 형성되는 실리콘 칩의 레이아웃을 나타낸 도면이다. 도 17의 하프톤 영역은, 매립 산화막(10) 아래에 형성되는 N형 확산층들(11, 15, 14)의 영역이다. -2V의 VPL이 인가되는 중앙에는 4개의 FBC(1) 영역이 존재한다. 이웃하는 FBC(1) 영역들 사이의 각 세 영역에는, NFET(2) 영역 및 PFET(3) 영역이 스트라이프(stripes)로 형성된다. NFET(2) 영역 및 PFET(3) 영 역 각각에는, -1V의 VPL 및 2.5V의 VPL이 인가된다. NFET(2) 영역 및 PFET(3) 영역이, 셀 어레이를 둘러싸도록 형성된다.
도 18은 N형 확산층(11) 및 배선층(16) 사이의 접속부를 나타내는 단면도이다. 도면에 도시된 바와 같이, 배선층(16)이 SOI 웨이퍼(5) 상에 형성된다. 배선층(16) 및 N형 확산층(11)이, 매립 산화막(10)을 거쳐 SOI 웨이퍼(5)의 표면으로부터 연장되는 컨택트(18)를 통해 접속된다.
플레이트 전위 VPL가 N형 확산층(11)에 인가되는 방법에는 4가지가 있는데, 즉, (1) 플레이트 전위 VPL이 칩의 외부로부터 인가되는 경우와, (2) 플레이트 전위 VPL이 칩 내에서 생성되는 경우와, (3) 다이 소팅과 적절한 값의 프로그래밍시 플레이트 전위 VPL을 적절한 값으로 조절할 수 있는 메카니즘이 구현되는 경우와, (4) 플레이트 전위 VPL이 칩 내에서 자동으로 조정될 수 있는 경우가 있다.
(1)의 경우, 도 19에 도시된 바와 같이, 대응하는 플레이트 전압 VPL이, N형 확산층들 각각에 대응하는 패드(19)로부터 인가된다.
도 20은 (2)의 경우를 나타낸 회로도이다. 이 회로는, VPL이 GND보다 낮은 경우, 즉 NFET(2) 영역에 대응하는 경우 이용된다. 도 20의 회로는 연산 증폭기(20), 오실레이터(21), 캐패시터 C1, 다이오드 D1 및 D2, 및 직렬 연결된 저항 R 및 r을 갖는다. 다이오드 D1 및 D2는 GND 및 VPL 사이에 캐스케이드된다. 캐 패시터 C1은 오실레이터(21)의 출력 단자와, 다이오드 D1 및 D2 사이에 접속되며, 저항 R 및 r의 접속점에서의 전압은 연산 증폭기(20)의 양(positive)의 입력 단자에 접속된다. VPL이 2.0V의 Vcc보다 높은 경우, PFET(3) 영역에 대응하는 회로도는 도 21에 도시된 바와 같다.
도 22는 도 20 및 21의 오실레이터(21)의 상세 구성을 나타낸 회로도이다. 오실레이터(21)는, 각각이 PMOS 트랜지스터 및 NMOS 트랜지스터를 갖는 홀수의 인버터들 IV1 내지 IV5가 캐스케이드되어 있으며 최종 스테이지에서의 인버터 IV5의 출력이 처음 스테이지에서의 인버터 IV1의 입력에 피드백되는 CMOS 구성을 갖는 링 오실레이터(21)이다. NMOS 트랜지스터 Q1은 처음 스테이지에서의 인버터 IV1의 NMOS 트랜지스터와 접지 단자 사이에 접속된다. NMOS 트랜지스터 Q1의 게이트에 입력되는 인에이블 신호에 의해, 링 오실레이터(21)의 발진/정지가 제어된다.
도 23은 (3)의 경우 도 20에 대응하는 회로도이다. 도 23의 회로는 연산 증폭기(20), 오실레이터(21), 캐패시터 C1, 다이오드 D1 및 D2, 저항 r1 내지 r4와 R, 및 휴즈 소자 f1 내지 f4를 구비한다. 직렬로 접속된 퓨즈 소자 f1 및 저항 r1, 직렬로 접속된 퓨즈 소자 f2 및 저항 r2, 직렬로 접속된 퓨즈 소자 f3 및 저항 r3, 직렬로 접속된 퓨즈 소자 f4 및 저항 r4는 병렬로 접속된다. 각 퓨즈 소자 f1 내지 f4의 한쪽 단자는 저항 R에 접속되며, 각 저항 r1 내지 r4의 한쪽 단자는 VPL에 접속된다.
필요할 경우, 퓨즈 소자 f1 내지 f4는 레이저로 퓨즈되어서 저항 r1 내지 r4 를 선택하며, 이에 따라 VPL이 수학식 1에 따라 조정될 수 있게 된다.
VPL={(R+r)VREF - rVcc}/R
여기서 r은, 저항 r1 내지 r4중 적어도 하나가 선택되는 경우의 결합 저항을 나타낸다.
도 24 및 도 25는 (4)의 경우를 나타내는 회로도이다. 도 24는 FBC(1) 및 NFET(2)에 대응하는 회로도이다. 도 25는 PFET(3)에 대응하는 회로도이다.
도 24 및 도 25 각각에서, 연산 증폭기(20), 오실레이터(21), 캐패시터 C1, 다이오드 D1 및 D2, 및 저항 γ가 제공된다. 도 24의 FBC(1) 또는 NFET(2)의 플레이트에 VPL이 인가된다. 도 25의 PFET(3)의 플레이트에 VPL이 인가된다.
도 24 및 도 25 각각에서, VPL을 플레이트에 인가함으로써 각 트랜지스터의 임계 전압이 모니터링되며, VPL 자체는 임계 전압에 의해 변경된다.
이러한 방식으로, 실리콘막의 두께 tsi 및 게이트 절연막 tox가 칩들 간에 변경되고 임계 전압이 설계 값으로부터 벗어날 때에도, 피드백 루프 기능 및 임계값이 자동적으로 설계 값으로 설정될 수 있다.
플레이트 용량이 너무 크며, 피드백 루프의 시상수가 너무 높으며, 임계 전압을 적절한 설정 값으로 설정하는 데에 너무 많은 시간이 요구되고 발진 현상이 일어나기 쉽기 때문에, 피드백 루프 내의 MOSFET의 플레이트는 다른 것들로부터 분 리되는 것이 바람직하다. 얇은 실리콘층을 갖는 FD-SOI의 경우, 임계 전압에 영향을 미치는 웨이퍼들중 실리콘층의 두께 tsi의 변동의 영향은 커서, 조정 기능은 매우 중요하다.
기판 전위 Vsub는, FBC, NFET, 및 PFET에 대한 세 종류의 전위 VPL중 가장 낮은 전위로 설정된다.
전술한 바와 같이, 제1 실시예의 일례에서, PFET(3) 아래에 N형 확산층(14)이 제공되고, NFET(2) 아래에 P형 확산층(12)이 제공된다. 이들 확산층들은 독립적으로 적절한 전압으로 바이어스된다. 따라서, NFET(2) 및 PFET(3)의 백 채널은 신뢰성있게 턴 오프될 수 있다. 매립 산화막(BOX)(10)이 두꺼운, PD-SOI 상에 FBC(1)가 배치되는 경우에도 또한, 주변 회로(4)가 안정되게 동작하도록 허용될 수 있다.
SOI 트랜지스터가 미세화되고 FD-SOI가 사용됨에 따라 실리콘막의 두께가 감소되는 경우, FBC(1) 및 CMOS 회로는 최적의 동작 조건 하에서 동작하게 제조될 수 있다. 본 실시예에 따르면, 제조 공정 중에 변동에 의해 야기되는 FD-SOI의 트랜지스터의 임계 전압의 변동은 자동적으로 조정된다. FBC(1) 뿐만 아니라 CMOS 회로의 안정된 동작이 보장될 수 있다.
(제2 실시예)
제2 실시예에 따르면, 제1 실시예와 달리, FBC(1), NFET(2) 및 PFET(3)의 플레이트 전위들이 P형 확산층에 의해 인가된다.
도 26은 본 발명에 따른 반도체 기억 장치의 제2 실시예를 나타낸 단면도이다. 도 26의 반도체 기억 장치에는, P형 웨이퍼(13)의 전체 면(whole face) 상에 형성된 N형 확산층(N형 웰)(31)과, N형 확산층(31)에 형성된 복수의 P형 확산층(32, 33, 34)이 서로 분리되게 형성되어 있다. P형 확산층들(32, 33, 34)은 각각 FBC(1), NFET(2), 및 PFET(3)에 대응하여 제공된다. P형 확산층들(32, 33, 34)에는, 플레이트 전위가 인가된다.
N형 실리콘의 동작 기능과 P형 실리콘의 동작 기능 사이의 차(1V)의 영향으로 인해, 도 16과 동일한 트랜지스터 특성을 제공하기 위해서는, P형 확산층들(32, 33, 34)에 인가되는 전위 각각이 도 16의 경우의 대응 전위보다 1V 높다. N형 확산층(31)에는, P형 확산층(32, 33, 34)에 인가되는 전위들중 가장 높은 전위 0V 또는 양의 전위가 인가된다. 전위를 P형 웨이퍼(13)에 인가하는 것은 불필요하며 전위를 플로팅시키는 것으로 충분하다.
도 27은 N형 웨이퍼(7)를 이용하는, 도 26의 변형을 나타낸 도면이다. 도 27의 경우, N형 웨이퍼(7)의 상부 면 상에 P형 확산층(41)이 형성된다. P형 확산층(41)의 상부 면 상에, N형 확산층들(40, 42, 44)이 서로 분리되게 형성된다. N형 확산층(40, 42, 43)은, 각각 FBC(1), NFET(2), 및 PFET(3)에 대응하여 제공된다.
도 28은 도 26의 변형을 나타낸 단면도로서, P형 웨이퍼(13) 대신에 N형 웨이퍼(7)를 이용하는 예를 나타낸다. 또한, 도 28의 예에서, 기판 바이어스를 FBC(1), 주변 NFET(2), 및 주변 PFET(3) 각각에 인가하는 이하의 방법들 (1) 내지 (4)가 이용될 수 있다.
(1) 기판 바이어스는 칩의 외부로부터 인가된다. (2) 칩 내에서 생성된 고정값이 인가된다. (3) 다이 소팅 및 프로그래밍시에 기판 바이어스가 적절한 값으로 조정된다. (4) 기판 바이어스는 칩 내에서 자동적으로 조정된다.
기판 전위 Vsub는 FBC, NFET, 및 PFET에 대한 세 종류의 전위 VPL중 가장 높은 전위로 설정된다.
(제3 실시예)
제3 실시예에서, FBC(1)의 플레이트 전위는 P형 확산층에 의해 주어지며, NFET(2) 및 PFET(3)의 플레이트 전위는 N형 확산층에 의해 주어진다.
도 29는 본 발명에 따른 반도체 기억 장치의 제3 실시예를 나타내는 단면도이다. 반도체 기억 장치에는, P형 웨이퍼(13)의 전체 상부 면 상에 형성되는 P형 확산층(41)과, P형 확산층(41) 상에 형성되는 N형 확산층(42)이 서로 분리되게 형성된다. N형 확산층(42)은 NFET(2) 아래에 형성되며, N형 확산층(43)은 PFET(3) 아래에 형성된다. P형 웨이퍼(13) 및 P형 확산층(41)에 동일한 전위가 인가된다.
P형 실리콘의 작동 기능과 N형 실리콘의 작동 기능 간의 약 1V의 차이의 영향으로 인해, 도 29의 경우, 도 16보다 약 1V 높은 전위가 P형 웨이퍼(13)에 인가되어서, 실질적으로 동일한 특성을 갖는 FBC(1)를 구현하게 된다. 따라서, 도 29에서, 도 16의 FBC(1)와 동일한 특성을 갖는 FBC(1)를 구현하기 위해, -1V의 전압 Vsub가 인가되어야 한다.
본 실시예의 경우도 또한, FBC(1), 주변 NFET(2), 및 주변 PFET(3)에 대한 기판 바이어스가, 이하의 방법, 즉 (1) 기판 바이어스가 칩의 외부로부터 인가되고, (2) 칩 내에서 생성된 고정 값이 인가되고, (3) 다이 소팅 및 프로그래밍시 기판 바이어스가 적절한 값으로 조정되며, (4) 기판 바이어스가 칩 내에서 자동으로 조정되는 방법들에 의해 인가될 수 있다.
기판 전위 Vsub는, FBC, NFET, 및 PFET에 대한 세 종류의 전위 VPL 중 가장 낮은 전위로 설정된다.
(제4 실시예)
제4 실시예에서, FBC(1) 및 NFET(2)의 플레이트 전위는 P형 확산층에 의해 주어지며, PFET(3)의 플레이트 전위는 N형 확산층에 의해 주어진다.
도 30은 본 발명에 따른 반도체 기억 장치의 제4 실시예를 나타내는 단면도이다. 도 30의 반도체 기억 장치에는, N형 웨이퍼(7)의 전체 상부 면 상에 형성되는 N형 확산층(8)과, N형 확산층(8)의 일부에 형성되는 복수의 P형 확산층(44, 45)이 서로 분리되게 형성된다. P형 확산층(44)은 FBC(1) 아래에 형성되며, P형 확산층(45)은 NFET(2)의 아래에 형성된다.
N형 웨이퍼(7)에는 2.5V의 Vsub가 인가되며, P형 확산층(44)은 -1V의 VPL로 설정되며, P형 확산층(45)은 0V의 VPL로 설정된다.
제4 실시예에서도 또한, FBC(1), 주변 NFET(2), 및 주변 PFET(3)에 대한 기판 바이어스가, 이하의 방법, 즉 (1) 기판 바이어스가 칩의 외부로부터 인가되고, (2) 칩 내에서 생성된 고정 값이 인가되고, (3) 다이 소팅 및 프로그래밍시 기판 바이어스가 적절한 값으로 조정되며, (4) 기판 바이어스가 칩 내에서 자동으로 조정되는 방법들에 의해 인가될 수 있다.
기판 전위 Vsub는, FBC, NFET, 및 PFET에 대한 세 종류의 전위 VPL 중 가장 높은 전위로 설정된다.
(제5 실시예)
제5 실시예는 두꺼운 실리콘층을 갖는 PD-SOI 웨이퍼를 이용하는 경우에 관한 것이다.
도 31은 본 발명에 따른 반도체 기억 장치의 제5 실시예를 나타내는 단면도로서, FBC(1)의 매립 산화막(10)의 두께가 주변 회로(4)의 두께와 다른 경우의 예를 나타낸다.
도 31의 반도체 기억 장치는, P형 웨이퍼의 상부 면 상에 형성되는 매립 산화막(10)과, FBC(1)의 위치에 대응하여 형성되는 N형 확산층(11)을 갖는다. 매립 산화막(10)은 주변 회로(4) 부분에만 두껍게 형성된다.
주변 회로(4) 부분의 매립 산화막(10)은 두껍게 형성되기 때문에, P형 웨이퍼가 -1V로 설정되어도, PFET(3)의 백 채널이 턴 온될 염려가 없다.
제5 실시예에서도 또한, FBC(1), 주변 NFET(2), 및 주변 PFET(3)에 대한 기판 바이어스가, 이하의 방법, 즉 (1) 기판 바이어스가 칩의 외부로부터 인가되고, (2) 칩 내에서 생성된 고정 값이 인가되고, (3) 다이 소팅 및 프로그래밍시 기판 바이어스가 적절한 값으로 조정되며, (4) 기판 바이어스가 칩 내에서 자동으로 조정되는 방법들에 의해 인가될 수 있다.
기판 전위 Vsub는, FBC, NFET, 및 PFET에 대한 세 종류의 전위 VPL 중 가장 낮은 전위로 설정된다.
(제6 실시예)
제6 실시예에서, 두꺼운 실리콘층을 갖는 PD-SOI 웨이퍼(5)의 경우, 모든 디바이스들이 동일 기판 바이어스로 설정될 수 있다.
도 32는 본 발명에 따른 반도체 기억 장치의 제6 실시예를 나타내는 단면도이다. 도 32의 반도체 기억 장치는, P형 웨이퍼의 전체 상부 면 상에 형성되는 P형 확산층(41)과, P형 확산층(41)의 상부 면 상에 형성되는 매립 산화막(10)을 갖는다. 매립 산화막(10)은 주변 회로(4) 부분에만 두껍게 형성된다.
(제7 실시예)
제7 실시예에서, FBC 부분은 FD-SOI 상에 있으며, 주변 회로 부분은 PD-SOI 상에 있다.
도 33은 본 발명에 따른 반도체 기억 장치의 제7 실시예를 나타내는 단면도이다. 도 33의 반도체 기억 장치의 주변 회로 부분의 기본적 구조는 도 31과 동일하며, FBC(1)의 채널 보디의 농도 NA는 1.0×1015cm-3이며, NFET(2)의 채널 보디의 농도 NA는 5.0×1017cm-3이며, PFET(3)의 채널 보디의 농도 ND는 5.0×1017cm-3이다.
FBC(1)는 FD-SOI에 의해 형성되며, 반면에 주변 회로(4) 내의 NFET(2) 및 PFET(3)는 PD-SOI에 의해 형성된다. BOX는 FBC(1) 어레이 부분 내에 얇게 형성되며 주변 회로(4) 부분 내에는 두껍게 형성된다.
이러한 구성으로, 주변 회로(4)의 트랜지스터 특성은 기판 전위에 의존하지 않으며, FBC(1)의 플레이트 전위, -2V가 N형 확산층에 의해 인가될 수 있다.
이와 달리, 도 33에 도시된 구조 대신에 도 34에 도시된 바와 같은 단면 구조가 이용될 수도 있다. 도 34에서, 기본 구조는 도 33과 동일하다. FBC(1)의 플레이트 전위는 P형 확산층에 의해 주어지며, Vsub는 -1V이다.
전술한 실시예에서는, VCC(=2.0V) 및 VSS(=0V)의 세트가 주변 회로(4)의 전원 전압으로서 이용되는 경우가 설명되었다. 본 발명은, 전원 전압의 복수의 세트가 제공되는 경우에도 또한 적용될 수 있다. 이 경우, 매립 산화막(BOX)(10) 아래의 확산층이 각 전원 전압에 대해 분리되고 최적의 전압이 인가되는 구성을 이용하는 것으로 충분하다.
전술한 실시예들에서, 매립 산화막(BOX)(10) 아래의 확산층에 의해 전위가 인가된다. 그러나, 본 발명은 이 구조로 제한되는 것이 아니다. 예를 들면, N형 불순물 또는 P형 불순물이 주입되는 폴리실리콘층에 의해 전위가 인가될 수도 있따.
또한, 도 35에 도시된 바와 같이, P형 또는 N형 폴리실리콘 또는 금속으로 이루어진 플레이트들(51, 52, 53)을 매립 산화막(10)에 매립하여 전위를 인가하는 것도 가능하다. 도 35의 예에서, FBC(1) 아래의 N형 폴리실리콘으로 이루어진 플 레이트(51)에 -2V의 VPL이 인가되며, NFET(2) 아래의 플레이트(52)에 -1V의 VPL이 인가되며, PFET(3) 아래의 플레이트(53)에 2.5V의 VPL이 인가된다.
FBC(1) 아래의 플레이트(51)는 어레이 유닛에 기초하여 배치될 수도 있다. 이와 달리, 본 실시예는 또한, 플레이트가 각 워드선에 따라 제공되는 더블 게이트(double-gate) 구조를 갖는 FBC(1)에 인가될 수 있다.
전술한 각 실시예에서 FBC(1)를 갖는 반도체 기억 장치가 기술되었지만, 본 발명은 FBC(1)를 갖지 않는 반도체 집적 회로에도 또한 적용될 수 있다.
본 발명의 효과로서, 제1 실시예를 예로 들면, NFET(2) 및 PFET(3)의 백 채널이 신뢰성있게 턴 오프될 수 있다. 매립 산화막(BOX)(10)이 두꺼운, PD-SOI 상에 FBC(1)가 배치되는 경우에도 또한, 주변 회로(4)가 안정되게 동작하도록 허용될 수 있다.
또한, SOI 트랜지스터가 미세화되고 FD-SOI가 사용됨에 따라 실리콘막의 두께가 감소되는 경우, FBC(1) 및 CMOS 회로는 최적의 동작 조건 하에서 동작하게 제조될 수 있다. 따라서, 제조 공정 중에 변동에 의해 야기되는 FD-SOI의 트랜지스터의 임계 전압의 변동은 자동적으로 조정된다. FBC(1) 뿐만 아니라 CMOS 회로의 안정된 동작이 보장될 수 있다.

Claims (24)

  1. 반도체 기억 장치에 있어서,
    매립 절연층을 통해 기판 상에 형성된 제1 반도체층;
    상기 제1 반도체 층 상에 형성된 플로팅(floating) 유형의 채널 보디(channel body), 상기 채널 보디의 제1 면(face) 측에 채널을 형성하는 메인 게이트, 및 상기 제1 면의 반대측의 제2 면 상에 용량적으로 결합하도록 형성된 보조 게이트를 갖는 FBC(Floating Body Cell);
    절연막에 의해 상기 FBC로부터 분리되어 상기 제1 반도체층 상에 형성되며 상기 FBC에 대한 신호를 전달하는 논리 회로;
    상기 FBC 아래에 위치하며 상기 매립 절연막의 하부 면에 따라 형성된 제2 반도체층; 및
    상기 논리 회로 아래에 위치하며 상기 매립 절연막의 하부 면에 따라 형성된 제3 반도체층
    을 포함하며,
    상기 제2 및 제3 반도체층들에는 서로 다른 전위가 설정되는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 논리 회로는 PMOSFET 및 NMOSFET를 갖는 CMOS 회로이며,
    상기 제2 반도체층은 상기 FBC 및 상기 NMOSFET 아래에 위치하며,
    상기 제3 반도체층은 상기 PMOSFET 아래에 위치하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 논리 회로는 PMOSFET 및 NMOSFET를 갖는 CMOS 회로이며,
    상기 제3 반도체층은 서로 분리되어 형성된 제4 반도체층 및 제5 반도체층을 가지며,
    상기 제4 반도체층은 상기 PMOSFET 아래에 위치하며 상기 매립 절연막의 하부 면 상에 형성되며,
    상기 제5 반도체층은 상기 NMOSFET 아래에 위치하며 상기 매립 절연막의 하부 면 상에 형성되며,
    상기 제2, 제4 및 제5 반도체층들에는 서로 다른 전위가 설정되는 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 기판은 P형이며,
    상기 제2, 제4 및 제5 반도체층들은 N형인 반도체 기억 장치.
  5. 제3항에 있어서,
    상기 기판은 N형이며,
    상기 제2, 제4 및 제5 반도체층들은 P형인 반도체 기억 장치.
  6. 제3항에 있어서,
    상기 기판은 P형이며,
    상기 제2, 제4 및 제5 반도체층들은 P형인 반도체 기억 장치.
  7. 제3항에 있어서,
    상기 기판은 N형이며,
    상기 제2, 제4 및 제5 반도체층들은 N형인 반도체 기억 장치.
  8. 제3항에 있어서,
    상기 제5 반도체층의 전위는, 상기 NMOSFET의 드레인 전압 및 드레인 전류 사이에 히스테리시스가 발생하지 않는 전위로 설정되는 반도체 기억 장치.
  9. 제3항에 있어서,
    상기 제4 반도체층의 전위는, 상기 PMOSFET의 드레인 전압 및 드레인 전류 사이에 히스테리시스가 발생하지 않는 전위로 설정되는 반도체 기억 장치.
  10. 제1항에 있어서,
    외부로부터 상기 제2 및 제3 반도체층들의 전압을 설정하는 전압 설정 단자 를 더 포함하는 반도체 기억 장치.
  11. 제1항에 있어서,
    칩 내에서 생성된 내부 전압에 기초하여 상기 제2 및 제3 반도체층들의 전압을 각각 설정하는 전압 생성 회로를 더 포함하는 반도체 기억 장치.
  12. 제1항에 있어서,
    상기 제2 및 제3 반도체층들의 전압으로서 복수의 후보들중 하나의 전압을 선택하는 복수의 퓨즈 회로를 더 포함하는 반도체 기억 장치.
  13. 제1항에 있어서,
    상기 FBC 및 상기 주변 회로의 플레이트(plate) 전압을 상기 제2 및 제3 반도체층들의 전압으로서 설정함으로써 상기 FBC 및 상기 주변 회로의 임계 전압을 모니터링하고, 상기 모니터링된 결과에 기초하여 상기 제2 및 제3 반도체층들의 전압을 의도된 전압(designed voltages)으로 조정하는 자동 조정 회로를 더 포함하는 반도체 기억 장치.
  14. 제13항에 있어서,
    상기 자동 조정 회로는, 상기 임계 전압을 모니터링하는 모니터 트랜지스터를 가지며, 그 플레이트는 다른 회로들의 플레이트들로부터 분리되어 있는 반도체 기억 장치.
  15. 제1항에 있어서,
    상기 제2 및 제3 반도체층들중 적어도 하나는 폴리실리콘으로 이루어진 반도체 기억 장치.
  16. 반도체 기억 장치에 있어서,
    매립 절연막을 통해 기판 상에 형성된 제1 반도체층;
    상기 제1 반도체 층 상에 형성된 플로팅 유형의 채널 보디, 상기 채널 보디의 제1 면에 채널을 형성하는 메인 게이트, 및 상기 제1 면의 반대측의 제2 면 상에 용량적으로 결합하도록 형성된 보조 게이트를 갖는 FBC(Floating Body Cell); 및
    상기 절연막에 의해 상기 FBC로부터 분리되어 상기 제1 반도체층 상에 형성되며 상기 FBC에 대한 신호를 전달하는 논리 회로
    를 포함하며,
    상기 논리 회로 아래의 상기 매립 절연막의 두께는 상기 FBC 아래의 상기 매립 절연막의 두께보다 더 두꺼운 반도체 기억 장치.
  17. 반도체 기억 장치에 있어서,
    매립 절연막을 통해 기판 상에 형성된 제1 반도체층;
    상기 제1 반도체 층 상에 형성된 플로팅 유형의 채널 보디, 상기 채널 보디의 제1 면에 채널을 형성하는 메인 게이트, 및 상기 제1 면의 반대측의 제2 면 상에 용량적으로 결합하도록 형성된 보조 게이트를 갖는 FBC(Floating Body Cell); 및
    상기 절연막에 의해 상기 FBC로부터 분리되어 상기 제1 반도체층 상에 형성되며 상기 FBC에 대한 신호를 전달하는 논리 회로
    를 포함하며,
    상기 FBC의 상기 제1 반도체층의 두께는 상기 논리 회로의 상기 제1 반도체층의 두께보다 더 얇은 반도체 기억 장치.
  18. 제16항에 있어서,
    상기 논리 회로의 채널 영역의 불순물의 농도는 상기 FBC의 채널 영역의 불순물 농도보다 높은 반도체 기억 장치.
  19. 반도체 기억 장치에 있어서,
    매립 절연막을 통해 기판 상에 형성된 제1 반도체층;
    상기 제1 반도체 층 상에 형성된 플로팅 유형의 채널 보디, 상기 채널 보디의 제1 면에 채널을 형성하는 메인 게이트, 및 상기 제1 면의 반대측의 제2 면 상에 용량적으로 결합하도록 형성된 보조 게이트를 갖는 FBC(Floating Body Cell);
    절연막에 의해 상기 FBC로부터 분리되어 상기 제1 반도체층 상에 형성되며 상기 FBC에 대한 신호를 전달하는 논리 회로; 및
    상기 FBC 및 상기 논리 회로에 따라 상기 매립 절연막 내에 서로 분리되게 형성된 복수의 폴리실리콘층 또는 금속 층
    을 포함하는 반도체 기억 장치.
  20. 반도체 집적 회로에 있어서,
    매립 절연막을 통해 기판 상에 형성된 제1 반도체층;
    상기 제1 반도체층 상에 서로 분리되게 형성된 PMOSFET 및 NMOSFET를 갖는 CMOS 회로;
    상기 PMOSFET 아래에 위치하며 상기 매립 절연막의 하부 면을 따라 형성된 제2 반도체층; 및
    상기 NMOSFET 아래에 위치하며 상기 매립 절연막의 하부 면을 따라 상기 제2 반도체층과 분리되게 형성된 제3 반도체층
    을 포함하며,
    상기 제2 및 제3 반도체층들에는, 상기 PMOSFET 및 상기 NMOSFET의 백 채널들(back-channels)이 턴 온되지 않는 서로 다른 전위가 설정되는 반도체 집적 회로.
  21. 제20항에 있어서,
    상기 기판은 P형이며,
    상기 기판은 상기 제2 및 제3 반도체층들에 주어진 전위들중 낮은 전위 이하의 전위로 설정되는 반도체 집적 회로.
  22. 제20항에 있어서,
    상기 기판은 N형이며,
    상기 기판은 상기 제2 및 제3 반도체층들에 주어진 전위들중 높은 전위 이상의 전위로 설정되는 반도체 집적 회로.
  23. 제20항에 있어서,
    상기 제2 또는 제3 반도체층의 전압을 의도된 전압으로 조정하는 자동 조정 회로를 더 포함하며,
    상기 자동 조정 회로는, 상기 PMOSFET 및 상기 NMOSFET중 적어도 하나의 플레이트 전위가 인가되는, 피드백 루프에 삽입되는 임계 전압을 모니터링하기 위한 모니터 트랜지스터를 갖는 반도체 집적 회로.
  24. 제23항에 있어서,
    상기 모니터 트랜지스터의 플레이트 노드는 다른 회로들의 플레이트들로부터 분리되는 반도체 집적 회로.
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