KR0138299B1 - 반도체 바이씨모스 장치의 제조방법 - Google Patents
반도체 바이씨모스 장치의 제조방법Info
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Abstract
캐패시턴스 제2전극, 저항, 및 모스 게이트 스페이서를 동시에 형성시키는 반도체 바이씨모스 장치의 제조방법에 대하여 개시한다.
본 발명의 방법은, 활성화 영역이 형성되어 있는 반도체 기판 위에 게이트 산화막, 폴리 실리콘막, 및 텅스텐 실리사이드막을 순차적으로 적층하는 공정; 사전식각법으로 모스 트랜지스터의 게이트, 바이폴라 트랜지스터의 에미터 폴리, 및 캐패시턴스의 제1전극을 동시에 형성하는 공정; 기판의 전면에 질화막과 폴리실리콘막을 순차적으로 적층하여 이온주입을 하는 공정; 및 마스크를 이용하여 폴리저항, 캐패시턴스 제2전극, 및 폴리스테이서를 동시에 형성하는 공정을 포함하여 구성된 것을 특징으로 한다. 본 발명의 방법에 의하면, 반도체 바이씨모스 장치의 제조공정이 단순해지고 고신뢰성의 바이씨모스 장치를 제조할 수 있는 효과가 있다.
Description
제1A도 내지 제1H도는 본 발명에 의한 반도체 바이씨모스 장치의 제조공정들을 도시한 단면도이다.
본 발명은 고속, 고집적, 반도체 장치의 제조를 위한 바이폴라(Bipolar)와 CMOS(Complementary Metal Oxide Semiconductor) 복합형 장치(이하 바이씨모스 장치라 한다)의 제조방법에 관한 것이다.
대규모 집적회로 설계에 있어서 회로의 동작속도를 높이는 것과 회로에 포함되는 장치의 수가 늘어나더라도 전체의 회로에서 방출되는 열량을 범위내로 줄이는 것이 중요하다.
디지틀 회로에서는 이를 보통 게이트의 전력-시간의 곱으로 표시하며, 이 값이 적을수록 좋은 회로이다.
대개의 경우 바이폴라 회로에서는 게이트의 지연시간을 낮출 수 있으나 방출열량이 많아 하나의 칩에 집적할 수 있는 트랜지스터의 갯수에 제약을 받게 되며, 씨모스(CMOS)회로의 경우에는 회로에서 발생하는 열량을 극소화할 수 있어 전력소모의 측면에서는 매우 유리하지만 용량성 부하를 충방전시키는데는 씨모스 트랜지스터의 자체 전류 구동능력이 작아서 동작속도에 제한성을 갖는다.
또한 최근의 집적회로 설계에 있어서는 아날로그 및 디지틀 회로가 동시에 요구되는 통신용 반도체 회로의 비중이 점점 증가하고 있어서 씨모스 일면도의 발전 추세에 바이폴라 아날로그 회로의 필요성이 점점 부각되고 있다.
따라서 한 칩에 바이폴라 장치와 씨모스 장치를 동시에 제조하는 바이씨모오스(BiCMOS)장치 기술이 개발되어 여러가지 통신용 집적회로와 VTR 또는 카메라에 쓰이는 집적회로등에 실용화되고 있으며 최근에는 게이트어레이(Gate Array) 및 기억장치에도 응용되고 있다.
이와 같은 장치들은 고집적도를 요구하는 부분에는 씨모스를, 고속을 필요로 하는 부분에는 바이폴라 장치를 사용하여 고속임과 동시에 고집적인 장치를 얻고 있다.
반도체 바이씨모스 장치의 제조공정은 씨모오스 제조공정에 몇가지 단계를 추가로 부가한 것으로 구성되어지는데 구체적으로 3 내지 4장의 포토마스크가 추가로 요구되어진다. 그러나 이 부가적인 마스킹 공정은 공정 수행에서의 사이클을 증가시킬 뿐만 아니라 제조수율을 떨어뜨리는 문제가 있다.
또한 상기와 같은 종래기술에 의해 고성능 디지탈 및 아날로그 VLSI 기능을 동일 칩상에 구현하는데 있어서는 정밀 아날로그 기능 및 고속, 고집적 디지탈 기능을 구현하기 위한 모스소자, 바이폴라 소자외에 저항 및 캐패시터 등이 최적화되어 구비되어 있지 않았기 때문에 그 성능 및 응용분야가 제한되는 문제점이 있었다.
이와 관련하여 모스 캐패시터 및 저항을 모스 및 바이폴라 트랜지스터와 동일 칩에 형성하는 방법이 대한민국 특허출원 제87-10225호로 제안되어진 바 있다.
그러나 상기 방법에서도 제조공정의 간략화 여부가 여전히 문제로 남는다.
따라서 본 발명의 목적은 모스 캐패시터 및 저항을 모스 및 바이폴라 트랜지스터와 동일 칩에 형성하는 반도체 바이씨모스 장치의 제조방법에 있어 그 제조공정이 단순화된 반도체 바이씨모스 장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명은, 활성화 영역이 형성되어 있는 반도체 기판 위에 게이트 산화막, 폴리 실리콘막, 및 텅스텐 실리사이드막을 순차적으로 적층하는 공정; 사진식각법으로 모스 트랜지스터의 게이트, 바이폴라 트랜지스터의 에미터 폴리, 및 캐패시턴스의 제1전극을 동시에 형성하는 공정; 기판의 전면에 질화막과 폴리실리콘막을 순차적으로 적층하여 이온주입을 하는 공정; 및 마스크를 이용하여 폴리저항, 캐패시턴스, 제2전극, 및 폴리스페이서를 동시에 형성하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체 바이시모스 장치의 제조방법을 제공한다.
상기 캐패시턴스 제1전극은 게이트 폴리이고 캐피시턴스 제2전극은 R폴리인 것이 바람직하다.
상기 캐패시턴스의 절연체는 질화막인 것이 바람직하다.
상기 모스 게이트의 스페이서는 폴리실리콘인 것이 바람직하다.
본 발명에서는 종래의 반도체 바이씨모스 장치 제조공정 중 산화막 스페이서를 형성하는 공정이 단순화되어져 제조원가를 절감할 수 있으며, 상기 스페이서 형성시 활성화 영역의 산화막과 폴리와의 식각선택비가 비교적 크므로 스페이서 형성시 손상이 방지되어 고신뢰성의 바이씨모스 장치를 제조할 수 있다.
이하 도면을 참조하여 본 발명을 상세히 설명한다.
제1A도 내지 제1H도는 본 발명에 의한 반도체 바이씨모스 장치의 제조공정들을 도시한 단면도이다.
제1A도에 도시한 바와 같이 반도체 기판(1a) 상에 초기산화에 의한 비교적 얇은 산화막(2)을 형성하고 상기 산화막의 상부에 질화막(3)을 적층한다. 다음 통상의 사진식각공정에 의하여 도포된 감광막의 소정영역이 제거된 개구 형성하고 상기 창을 통하여 노출되는 질화막을 식각한다. p형 불순물을 이온주입하여 p형 매몰층(4a)을 형성한 후 상기 감광막을 제거한다. 식각되지 않은 질화막을 마스크로 하고 질화막이 식각된 영역에 산화층을 형성시킨다.
제1B도에 도시한 바와 같이 상기 형성된 산화층을 마스크로 하여 식각되지 않은 질화막을 식각한 후 n형 불순물을 이온주입하여 n형 매몰층(5b)을 형성함으로써 서로 이웃하는 트윈 매몰층을 형성한다. 이후 감광막을 제거한다. 다음에 트윈 매몰층(4b)(5b)이 형성된 실리콘기판(1b)의 상부에 단결정 실리콘 에피텍셜층(6b)을 성장시킨다. 다음 상기 에피텍셜층(6b)의 상부에 380옹스트롬 정도의 두께를 갖는 산화막층(7)을 형성하고 상기 산화막층(7b) 상부에 통상의 저압화학기상증착(Low Pressure Chemical Vapor Deposition)법으로 Si3N4의 질화막(8b)을 1000옹스트롬 정도의 두께로 침적한다.
상기 산화막층(7b)과 질화막층(8b)으로 구성되는 마스킹층은 이후의 산화공정에 대하여 하부의 에피텍셜층(6b) 표면이 산화되는 것을 방지하는 역할과 불순물 주입시의 마스킹 역할을 한다.
제1C도에 도시한 바와 같이 통상의 시진식각 공정에 의하여 도포되는 감광막의 창을 형성하여 상기 창을 통해 질화막(8c), 산화막(7c)의 소정영역이 순차적으로 제거되어 에피텍셜층이 노출되게 한다. 상기 노출된 에피텍셜층(6c)을 0.5㎛정도의 깊이까지 식각한 후 n형 불순물인 인(phosphorous)을 180KeV 정도의 에너지와 1012ions/㎠의 도우즈(dose)로 이온주입하여 n형 웰영역(9c)을 형성한다.
제1D도에 도시한 바와 같이 창이 형성된 감광막을 제거하고 통상의 선택적 산화(Localized Oxidation of Silicon)공정으로 n형 웰영역의 상부에 4000옹스트롬 정도의 산화막(11d)을 형성한다. 이때 n형 웰영역내에 주입된 불순물을 활성화시켜 활성화영역(10d)을 형성하고 상기 산화막(11d)은 다음의 p형 웰영역에 p형의 불순물인 붕소를 이온주입할때 n형 웰영역 내에는 주입되지 않도록 차폐하는 역할을 한다. 상기 산화막(11d)을 마스크로 하여 질화막(8c)을 식각하여 제거한 후 p형 불순물인 붕소를 60KeV정도의 에너지와 3×1011-3×1012ions/㎠의 도오즈(dose)로 이온주입된 p형 웰영역을 형성한다.
제1E도에 도시한 바와 같이 100-400옹스트롬 정도의 게이트 산화막(12e)을 적층한 다음 상기 기판(1)의 전면에 폴리실리콘(13e)을 1000-3000옹스트롬 두께로 도포하고 그 위에 텅스텐 실리사이드(14e)를 1000-3000옹스트롬 두께로 도포한다. 다음 사진식각 공정을 통하여 활성화 영역의 게이트 전극 및 캐패시턴스 제1전극을 형성하고 이온주입을 실시하다.
제1F도에 도시한 바와 같이 캐패시턴스의 절연층을 형성하기 위하여 질화막(15f)을 적층하고 폴리게이트 스페이서, 캐패시턴스 제2전극, 및 저항을 형성하기 위하여 폴리실리콘(16f)을 적층한 후 이온주입을 실시한다.
제1G도에 도시한 바와 같이 사진식각 공정을 통해 캐패시턴스 제2전극 및 저항을 형성하고 비등방성 식각으로 폴리층을 식각하여 캐패시턴스 제2전극(17g) 및 저항(18g)을 형성함과 동시에 폴리게이트 스페이서(19g)을 형성할 수 있게 된다. 이에 따라 종래기술에 의한 산화막 스페이서 형성공정을 단순화할 수 있다.
제1H도에 도시한 바와 같이 통상의 화학기상증착법으로 산화막(20h)을 적층한 후 사진식각 공정으로 코택트 홀을 형성하여 금속배선(21h)으로 모스 반도체 장치, 저항, 및 캐패시턴스의 전극을 형성한다.
상술한 바와 같이 본 발명은 캐패시턴스 제2전극, 저항, 및 모스 게이트 스페이서를 동시에 형성시키기 때문에 종래의 산화막 스페이서를 형성하는 반도체 장치의 제조공정을 단순화할 수 있으며 상기 스페이서 형성시 활성화 영역의 산화막과 폴리실리콘과의 식각선택비가 크므로 스페이서 형성시 그 손상이 방지되어 고신뢰성의 반도체 바이씨모스 장치를 제조할 수 있다.
Claims (4)
- 모스 캐패시터 및 저항을 모스 트랜지스터 및 바이폴라 트랜지스터와 동일한 칩상에 형성시키는 반도체 바이씨모스 장치의 제조방법에 있어서, 활성화 영역이 형성되어 있는 반도체 기판 위에 게이트 산화막, 폴리 실리콘막, 및 텅스텐 실리사이드막을 순차적으로 적층하는 공정; 사진식각법으로 모스 트랜지스터의 게이트, 바이폴라 트랜지스터의 에미터 폴리, 및 캐패시턴의 제1전극을 동시에 형성하는 공정; 기판의 전면에 질화막과 폴리실리콘막을 순차적으로 적층하여 이온주입을 하는 공정; 및 마스크를 이용하여 폴리저항, 캐패시턴스 제2전극, 및 폴리스페이서를 동시에 형성하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체 바이씨모스 장치의 제조방법.
- 제1항에 있어서, 상기 캐패시턴스 제1전극이 게이트 폴리이고 캐패시턴스 제2전극이 R폴리인 것을 특징으로 하는 반도체 바이씨모스 장치의 제조방법.
- 제1항에 있어서, 상기 캐패시턴스의 절연체가 질화막인 것을 특징으로 하는 반도체 바이씨모스 장치의 제조방법.
- 제1항에 있어서, 모스 게이트의 스페이서가 폴리실리콘인 것을 특징으로 하는 반도체 바이씨모스 장치의 제조방법.
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