JPH03183152A - 半導体装置の製造方法及びその半導体装置 - Google Patents
半導体装置の製造方法及びその半導体装置Info
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- JPH03183152A JPH03183152A JP2153256A JP15325690A JPH03183152A JP H03183152 A JPH03183152 A JP H03183152A JP 2153256 A JP2153256 A JP 2153256A JP 15325690 A JP15325690 A JP 15325690A JP H03183152 A JPH03183152 A JP H03183152A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、半導体装置の製造方法とその半導体装置に関
するもので、特に半導体集積回路を構成する素子間の分
離を改善する製造方法とその半導体装置に係るものであ
る。
するもので、特に半導体集積回路を構成する素子間の分
離を改善する製造方法とその半導体装置に係るものであ
る。
（従来の技術）
一般に半導体集積回路では、半導体基板の主面に、相互
に電気的に分離された複数個の素子領域を設け、これら
の素子＠域に能！ｌＮ素子又は受動素子を形成している
。 このような素子分離の方法としては、ＰＮ接合によ
る分離方法や酸化膜による分離方法等種々の方法が使用
されている。 このうち、溝による素子間分離方法を用
いて集積回路を構成した場合の従来例について以下説明
する。
に電気的に分離された複数個の素子領域を設け、これら
の素子＠域に能！ｌＮ素子又は受動素子を形成している
。 このような素子分離の方法としては、ＰＮ接合によ
る分離方法や酸化膜による分離方法等種々の方法が使用
されている。 このうち、溝による素子間分離方法を用
いて集積回路を構成した場合の従来例について以下説明
する。
第６図は、従来の素子量分Ｍ領域を形成する方法を説明
するための模式的断面図である。 シリコン基板１の素
子領域２ａ 、２ｂを取り囲む溝３ａ及び３ｂを異方性
エツチングにより形成する。
するための模式的断面図である。 シリコン基板１の素
子領域２ａ 、２ｂを取り囲む溝３ａ及び３ｂを異方性
エツチングにより形成する。
次に素子領域２ａ及び２ｂの上面にシリコンナイトライ
ド（ＳｉＮｘ）のような非酸化性Ｈ４ａ及び４ｂを形成
する。 次にこの非酸化性Ｍ４ａ及び４ｂを耐酸化マス
クとして、フィールド及び溝内面に酸化膜５を形成する
。 ＃化後の溝に多結晶シリコン６を埋め込み、多結晶
シリコンを平坦化した後、薄いキャップ酸化Ｍ７を形成
する。
ド（ＳｉＮｘ）のような非酸化性Ｈ４ａ及び４ｂを形成
する。 次にこの非酸化性Ｍ４ａ及び４ｂを耐酸化マス
クとして、フィールド及び溝内面に酸化膜５を形成する
。 ＃化後の溝に多結晶シリコン６を埋め込み、多結晶
シリコンを平坦化した後、薄いキャップ酸化Ｍ７を形成
する。
素子の本積密度を高めるため、一般に非酸化性膜と溝側
壁との間隔ＷＴＬ及び隣接する溝３ａ及び３ｂとの間隔
ＷＴＴは如く設計されているが、知いとフィールド及び
溝側壁の酸化時の熱応力集中により、第７図に示すよう
に溝の上部コーナー８及び清の底部コーナー９から転位
欠陥１０が発生することがあった。
壁との間隔ＷＴＬ及び隣接する溝３ａ及び３ｂとの間隔
ＷＴＴは如く設計されているが、知いとフィールド及び
溝側壁の酸化時の熱応力集中により、第７図に示すよう
に溝の上部コーナー８及び清の底部コーナー９から転位
欠陥１０が発生することがあった。
これらの転位欠陥は、素子領ｊ！Ｉ１間の分離特性や素
子領域に形成される素子特性を劣化させる。
子領域に形成される素子特性を劣化させる。
例えば素子領域にバイポーラトランジスタでアレイを形
成した場合、これら転位欠陥はコレクタ間のリーク電流
を増加し、或いは■。−ｈｆｅ特性等のトランジスタ特
性を劣化させる。 つまり、転位欠陥がある密度で存在
すると、欠陥をセンターとする再結合電流が増加するた
めに素子特性や素子間分離特性を劣化させるもので、問
題である。
成した場合、これら転位欠陥はコレクタ間のリーク電流
を増加し、或いは■。−ｈｆｅ特性等のトランジスタ特
性を劣化させる。 つまり、転位欠陥がある密度で存在
すると、欠陥をセンターとする再結合電流が増加するた
めに素子特性や素子間分離特性を劣化させるもので、問
題である。
（発明が解決しようとする課題）
前述の通り、半導体集積回路の製造方法では、素子領域
を囲む分離溝を掘り、次に素子領域上に島状の非酸化性
Ｍ（例えばＳ ｉ Ｎｘ Ｍ）を形成し、この膜を耐酸
化マスクとして選択的にフィールド及び溝内面を酸化し
て素子分離特性を形成している。 従来の製造方法及び
この方法で製造される集積回路では、この酸化時の応力
集中により溝のコーナ一部に転位欠陥が発生し易く、素
子特性や素子間分離特性が劣化するという課題がある。
を囲む分離溝を掘り、次に素子領域上に島状の非酸化性
Ｍ（例えばＳ ｉ Ｎｘ Ｍ）を形成し、この膜を耐酸
化マスクとして選択的にフィールド及び溝内面を酸化し
て素子分離特性を形成している。 従来の製造方法及び
この方法で製造される集積回路では、この酸化時の応力
集中により溝のコーナ一部に転位欠陥が発生し易く、素
子特性や素子間分離特性が劣化するという課題がある。
本発明は、この課題を解決する。ためになされたもので
、即ち素子分離清め上部コーナー及び底部コーナーから
発生する転位等の欠陥を抑制し、素子特性及び素子分離
特性を実質的に劣化させない半導体装置の製造方法及び
その半導体装置を提供することを目的とする。
、即ち素子分離清め上部コーナー及び底部コーナーから
発生する転位等の欠陥を抑制し、素子特性及び素子分離
特性を実質的に劣化させない半導体装置の製造方法及び
その半導体装置を提供することを目的とする。
［発明の構成Ｊ
（課題を解決するための手段）
請求項１に係る半導体装置の製造方法は、単結晶シリコ
ン基板に素子領域を囲む溝を異方性エツチングにより形
成する素子分離溝形成工程と、素子領域上に非酸化性膜
を形成し且つこの非酸化性膜と前記素子分離溝の側壁と
の間隔が少なくとも２μ曙を超える非酸化性膜形成工程
と、この非酸化性膜を選、抗酸化のマスクとして基板面
に厚さ９０００Ｘを超えない酸化膜を選択的に形成する
工程とを、有することを特徴とするものである。 なお
非酸化性膜には通常５ｉＮｘＪｌ！が使用されるが、シ
リサイド等その池の材料であってもよい。
ン基板に素子領域を囲む溝を異方性エツチングにより形
成する素子分離溝形成工程と、素子領域上に非酸化性膜
を形成し且つこの非酸化性膜と前記素子分離溝の側壁と
の間隔が少なくとも２μ曙を超える非酸化性膜形成工程
と、この非酸化性膜を選、抗酸化のマスクとして基板面
に厚さ９０００Ｘを超えない酸化膜を選択的に形成する
工程とを、有することを特徴とするものである。 なお
非酸化性膜には通常５ｉＮｘＪｌ！が使用されるが、シ
リサイド等その池の材料であってもよい。
請求項２に係る半導体装置の製造方法は、単結晶シリコ
ン基板に、素子領域を取り囲み、且つ隣接する他の素子
領域を取り囲む清との間隔が少なくとも３μａを超える
溝を異方性エツチングにより形成する素子分離溝形成工
程と、前記素子領域上に非酸化性膜を形成し且つこの非
酸化性膜と前記素子領域を取り囲む清のｆＪＩ！壁との
間隔が少なくとも２μｍを超える非酸化性膜形成工程と
、この非酸化性膜を選択酸化のマスクとして、前記溝の
内面を含む基板面に、厚さが９０００スを超えない酸化
膜を選択的に形成する工程とを、有することを特徴とす
るものである。
ン基板に、素子領域を取り囲み、且つ隣接する他の素子
領域を取り囲む清との間隔が少なくとも３μａを超える
溝を異方性エツチングにより形成する素子分離溝形成工
程と、前記素子領域上に非酸化性膜を形成し且つこの非
酸化性膜と前記素子領域を取り囲む清のｆＪＩ！壁との
間隔が少なくとも２μｍを超える非酸化性膜形成工程と
、この非酸化性膜を選択酸化のマスクとして、前記溝の
内面を含む基板面に、厚さが９０００スを超えない酸化
膜を選択的に形成する工程とを、有することを特徴とす
るものである。
請求項３に係る半導体装置は、前記請求項２に係る半導
体装置の製造方法により形成される半導体装置である。
体装置の製造方法により形成される半導体装置である。
なお本半導体装置において、前記素子領域を取り囲む
溝と前記隣接する他の素子領域を取り囲む溝との間隔、
並びに前記素子領域上に形成される前記非酸化性膜とこ
の素子領域を取り囲む清の側壁との間隔は、当該部位を
含む半導体装置の断面を例えば走査形電子顕微鏡等によ
り観測すれば検証可能である。
溝と前記隣接する他の素子領域を取り囲む溝との間隔、
並びに前記素子領域上に形成される前記非酸化性膜とこ
の素子領域を取り囲む清の側壁との間隔は、当該部位を
含む半導体装置の断面を例えば走査形電子顕微鏡等によ
り観測すれば検証可能である。
（作用）
以下請求項１について述べる。
本発明者らは試行により次の知見を得た。 ｌＩ。
ち例えば素子分離溝を半導体基板上に形成した後、Ｓｉ
ＮｘＪＩｇをマスクとして清のｆｌ！Ｊｌとフィールド
部とを同時もしくは別々に選択酸化し、酸化後の溝に多
結晶シリコン等の誘電体物質を充填した後、平坦化し、
この誘電体物質の表出部を酸化するような清による素子
間分離構造においては、溝のコーナ一部から発生する転
位等の欠陥密度は非酸化性Ｍ （Ｓ ｉ Ｎｘ Ｂ ）
と溝側壁との間隔ＷＴＬ（第１図（ｂ）参照）に強い影
響を受ける。 従って、非酸化性膜と溝のこの膜に近い
方の側壁との間隔を規定する必要がある。 なおこの間
隔については、−本の清に囲まれた１つの素子領域に複
数の非酸化性膜を形成する場合、最も溝に近い非酸化性
膜と該清との間隔を親電する必要がある。
ＮｘＪＩｇをマスクとして清のｆｌ！Ｊｌとフィールド
部とを同時もしくは別々に選択酸化し、酸化後の溝に多
結晶シリコン等の誘電体物質を充填した後、平坦化し、
この誘電体物質の表出部を酸化するような清による素子
間分離構造においては、溝のコーナ一部から発生する転
位等の欠陥密度は非酸化性Ｍ （Ｓ ｉ Ｎｘ Ｂ ）
と溝側壁との間隔ＷＴＬ（第１図（ｂ）参照）に強い影
響を受ける。 従って、非酸化性膜と溝のこの膜に近い
方の側壁との間隔を規定する必要がある。 なおこの間
隔については、−本の清に囲まれた１つの素子領域に複
数の非酸化性膜を形成する場合、最も溝に近い非酸化性
膜と該清との間隔を親電する必要がある。
又一般に、分離清めコーナ一部から発生する転位等の欠
陥密度は、フィールドもしくは溝側壁の酸化膜厚め影響
を受ける。
陥密度は、フィールドもしくは溝側壁の酸化膜厚め影響
を受ける。
後述の試行結果によれば、フィールド及び溝の側壁を選
択酸化する際、酸化ｍｓが９０００１を超えない範囲に
おいて、非酸化性膜と素子分離溝のｌｌＩ！をとの間隔
を２μｍ以上とすることにより、分離清のコーナ一部か
ら発生する転位欠陥を確実に抑制することができ、実質
的な素子特性と素子分離特性の劣化は生じない。
択酸化する際、酸化ｍｓが９０００１を超えない範囲に
おいて、非酸化性膜と素子分離溝のｌｌＩ！をとの間隔
を２μｍ以上とすることにより、分離清のコーナ一部か
ら発生する転位欠陥を確実に抑制することができ、実質
的な素子特性と素子分離特性の劣化は生じない。
以下請求項２及び３について述べる。
素子分離溝の上部コーナー及び底部コーナーから発生す
る転位等の欠陥密度は、主として非酸化性膜と溝Ｉ’ｌ
ｌをとの間隔Ｗ、、、隣接する溝の間隔ＷＴＴ（第１図
＜ｂ ＞参照）、フィールド及び清の側壁に形成される
酸化膜のＭ厚Ｗ。Ｘによって変化する。
る転位等の欠陥密度は、主として非酸化性膜と溝Ｉ’ｌ
ｌをとの間隔Ｗ、、、隣接する溝の間隔ＷＴＴ（第１図
＜ｂ ＞参照）、フィールド及び清の側壁に形成される
酸化膜のＭ厚Ｗ。Ｘによって変化する。
後述の試行結果によれば、酸化膜厚が９０００ ＆を超
えない範囲において、非酸化性膜と素子分離溝との間隔
ＷＴＬが２μｎを超え、隣接する講の間隔Ｗ工、が３μ
陽を超えるようにすることにより、分’ｆ４ｔＭのコー
ナーから発生する転位欠陥を確実に抑制することができ
る。
えない範囲において、非酸化性膜と素子分離溝との間隔
ＷＴＬが２μｎを超え、隣接する講の間隔Ｗ工、が３μ
陽を超えるようにすることにより、分’ｆ４ｔＭのコー
ナーから発生する転位欠陥を確実に抑制することができ
る。
この試行において、前記間隔ＷＴＬを、転位欠陥を十分
抑制できる ３μｍに固定し、前記間隔Ｗ丁丁を４μ■
から １μｍに向かって縮小していくと、欠陥密度がＷ
ｙｒ＝２μ僧前後で急激に増加することを発見した。
この原因については解明中であるが、顕微レーザーラマ
ン分光装置（日本分光工業＠Ｊ製）を使用して求めたコ
ーナーを含む溝近傍の基板中の等ストレス線図から、転
位等の欠陥は、ストレスがある商界値を超えるとなだれ
的に増加することが！ｌｌ１１１された。 従って間隔
ＷＴＴは、急激に欠陥密度が増加する領域を避け、３μ
ｍを超えるようにする。
抑制できる ３μｍに固定し、前記間隔Ｗ丁丁を４μ■
から １μｍに向かって縮小していくと、欠陥密度がＷ
ｙｒ＝２μ僧前後で急激に増加することを発見した。
この原因については解明中であるが、顕微レーザーラマ
ン分光装置（日本分光工業＠Ｊ製）を使用して求めたコ
ーナーを含む溝近傍の基板中の等ストレス線図から、転
位等の欠陥は、ストレスがある商界値を超えるとなだれ
的に増加することが！ｌｌ１１１された。 従って間隔
ＷＴＴは、急激に欠陥密度が増加する領域を避け、３μ
ｍを超えるようにする。
（実施例）
実施例１
素子領域・にバイポーラトランジスタでアレイを形成す
る場合の製造方法について以下説明する。
る場合の製造方法について以下説明する。
第１図は該トランジスタアレイの製造工程を示すもので
、同図（ａ ）ないしくＣ）は断面図、同図（ｄ ）は
斜視図である。
、同図（ａ ）ないしくＣ）は断面図、同図（ｄ ）は
斜視図である。
第１図（ａ ＞に示すように、単結晶シリコン基板１１
の主表面に、ＣＶＤ又は熱酸化により、５ｉｎ２膜２０
ａを形成し、この膜上に素子分離溝形成領域上に開口部
を有するレジストパターン２１ａを積層し、ＲＩＢ （
反応性イオンエツチング）法により幅１ないし２μｍ、
深さ５μｍ程度の素子分離溝１３ａ及び１３ｂを基板に
対し垂直方向に形成する。 又素子分離溝１３ａ及び１
３ｂは、それぞれ素子領＄！Ｑ１２ａ及び！２ｂを取り
囲むように形成される。 なお、単結晶基板１１は、図
示してないがＮ型エピタキシャル層、Ｎ＋型埋め込み層
及びＰ型基板から構成される。
の主表面に、ＣＶＤ又は熱酸化により、５ｉｎ２膜２０
ａを形成し、この膜上に素子分離溝形成領域上に開口部
を有するレジストパターン２１ａを積層し、ＲＩＢ （
反応性イオンエツチング）法により幅１ないし２μｍ、
深さ５μｍ程度の素子分離溝１３ａ及び１３ｂを基板に
対し垂直方向に形成する。 又素子分離溝１３ａ及び１
３ｂは、それぞれ素子領＄！Ｑ１２ａ及び！２ｂを取り
囲むように形成される。 なお、単結晶基板１１は、図
示してないがＮ型エピタキシャル層、Ｎ＋型埋め込み層
及びＰ型基板から構成される。
次にレジスト２１ａ及び５ｉＯ２１１２０ａを除去した
後、同図（ｂ）に示すように、Ｈ２及び０２ガス中で温
度９５０°Ｃの熱酸化を行ない、厚さ５００ Ｘ程度の
Ｓｉ ０２１１に２０ｂを形成し、更にしＰＣＶＤによ
り温度７８０℃で、厚さ１５００スの５ｉＮｘｌｉｌを
堆積する。 次に光蝕刻法によりＳｉＮ２Ｍ上にレジス
トパターン２１ｂを形成し、続いて５ｉＮＸ展をプラズ
マエッチして、素子領域１２ａ及び１２ｂ上にＳ ｉ
Ｎｘ Ｈ（非酸化性Ｍ）１４ａ及び１４ｂを形成する。
後、同図（ｂ）に示すように、Ｈ２及び０２ガス中で温
度９５０°Ｃの熱酸化を行ない、厚さ５００ Ｘ程度の
Ｓｉ ０２１１に２０ｂを形成し、更にしＰＣＶＤによ
り温度７８０℃で、厚さ１５００スの５ｉＮｘｌｉｌを
堆積する。 次に光蝕刻法によりＳｉＮ２Ｍ上にレジス
トパターン２１ｂを形成し、続いて５ｉＮＸ展をプラズ
マエッチして、素子領域１２ａ及び１２ｂ上にＳ ｉ
Ｎｘ Ｈ（非酸化性Ｍ）１４ａ及び１４ｂを形成する。
この際ＳｉＮ。
Ｍｌ ４ａ及び１４ｂとこれに最も近い素子分離溝１３
ａ及び１３ｂの！をとの距ｊｆ’ｆ Ｗ ＴＬは少なく
とも２μｍを超えるようにデバイス設計上周定しておく
。
ａ及び１３ｂの！をとの距ｊｆ’ｆ Ｗ ＴＬは少なく
とも２μｍを超えるようにデバイス設計上周定しておく
。
次に同図（Ｃ）に示すようにレジスト膜２１ｂを除去し
、Ｓｉ Ｎｘ膜１４ａ及び１４ｂを耐酸化マスクとし、
１０００℃のウェット酸化を行ない、フィールド及び漬
側壁に膜厚ＷＱ、が９０００ Ｘを超えない、例えば８
０００大の酸化膜１５を形成する。
、Ｓｉ Ｎｘ膜１４ａ及び１４ｂを耐酸化マスクとし、
１０００℃のウェット酸化を行ない、フィールド及び漬
側壁に膜厚ＷＱ、が９０００ Ｘを超えない、例えば８
０００大の酸化膜１５を形成する。
次に同図（ｄ ）に示すように、酸化原形代後の消に多
結晶シリコン１６を埋め込み、多結晶シリコンを平坦化
した後、薄いキャップ酸化膜１７を形成する。
結晶シリコン１６を埋め込み、多結晶シリコンを平坦化
した後、薄いキャップ酸化膜１７を形成する。
次に周知の製造方法により、素子領域にバイポーラトラ
ンジスタを形成する。 なお符号Ｅ、ＢＣはそれぞれエ
ミッタ、ベース及びコレクタの各領域を示す。
ンジスタを形成する。 なお符号Ｅ、ＢＣはそれぞれエ
ミッタ、ベース及びコレクタの各領域を示す。
次に素子領域における非酸化性膜（ＳｉＮｘｌｇＩと分
離溝の側壁との間隔ＷＴＬをｆｉ適化するために行なっ
た試行の一例について説明する。 間隔ＷＴＬをパラメ
ータとし、第１図に示す上記製造方法により、バイポー
ラトランジスタアレイを同一半導体ウェーハ上に形成す
る。 上記間隔ｗＴ１−は０ 、 １．０． ２．０．
３．０及び４．０μｒｇ （７） ５通りとし、又フ
ィールド酸化膜厚を ９０００ Ｘとし、溝と溝との間
隔ＷＴＴを３μｎとした場合について述べる。
離溝の側壁との間隔ＷＴＬをｆｉ適化するために行なっ
た試行の一例について説明する。 間隔ＷＴＬをパラメ
ータとし、第１図に示す上記製造方法により、バイポー
ラトランジスタアレイを同一半導体ウェーハ上に形成す
る。 上記間隔ｗＴ１−は０ 、 １．０． ２．０．
３．０及び４．０μｒｇ （７） ５通りとし、又フ
ィールド酸化膜厚を ９０００ Ｘとし、溝と溝との間
隔ＷＴＴを３μｎとした場合について述べる。
評価項目としては、分離溝の上部コーナー及び底部コー
ナ一部分に発生する欠陥密度と、分離溝周辺に加わる常
温における応力と、更に素子間のリーク電流とを取り上
げた。
ナ一部分に発生する欠陥密度と、分離溝周辺に加わる常
温における応力と、更に素子間のリーク電流とを取り上
げた。
欠陥は素子作成工程終了後、基板全面をエッチオフし、
続いてライトエツチング（＄４ｒｉｇｈｔ ｅｔｃｈｉ
ｎｇ）等により欠陥を選択エツチングした後、光学顕微
鐘！１２察を行ない、欠陥数を数え、分離溝の長さ１１
１１当りに発生する欠陥密度として表わした。
続いてライトエツチング（＄４ｒｉｇｈｔ ｅｔｃｈｉ
ｎｇ）等により欠陥を選択エツチングした後、光学顕微
鐘！１２察を行ない、欠陥数を数え、分離溝の長さ１１
１１当りに発生する欠陥密度として表わした。
又溝周辺に加わる応力は、顕微レーザラマン分光法で測
定し、溝底部に加わる最大応力を測定値として表わした
。 更に素子間分離特性は、トランジスタセルのコレク
タ電極間のＩ−Ｖ特性から求め、印加電圧１２Ｖのとき
の素子間リーク電流密度として表わした。
定し、溝底部に加わる最大応力を測定値として表わした
。 更に素子間分離特性は、トランジスタセルのコレク
タ電極間のＩ−Ｖ特性から求め、印加電圧１２Ｖのとき
の素子間リーク電流密度として表わした。
これらの特性値を同一グラフ上にまとめた結果が第３図
である。 同図の横軸は、分離溝の側壁とＳｉＮ、ＷＡ
（非酸化性膜）との間隔ｗＴＬ（μＩＩ）を表わし、縦
軸（ａ ）は１２Ｖ印加時のセル間リーク電流密度（Ａ
／ｃｔａ２） 、縦軸（ｂ ）は欠陥密度（個／ｌ１ｆ
ｆｉ）、縦軸（ｃ ）は応力（ｄｙｎｅ／ ｃｍ’ ）
を表わし、又図中のム印はセル間リーク電流密度、・印
は欠陥密度、○印は応力のそれぞれの測定値を示す。
である。 同図の横軸は、分離溝の側壁とＳｉＮ、ＷＡ
（非酸化性膜）との間隔ｗＴＬ（μＩＩ）を表わし、縦
軸（ａ ）は１２Ｖ印加時のセル間リーク電流密度（Ａ
／ｃｔａ２） 、縦軸（ｂ ）は欠陥密度（個／ｌ１ｆ
ｆｉ）、縦軸（ｃ ）は応力（ｄｙｎｅ／ ｃｍ’ ）
を表わし、又図中のム印はセル間リーク電流密度、・印
は欠陥密度、○印は応力のそれぞれの測定値を示す。
第３図より、分ｉｆ？溝（ｌ］１１壁と非酸化性膜との
間隔ＷＴＬを４．０． ３．０． ２．０． １．０．
Ｏ，ｕｌｌ ト近づけることにより、応力は増加し
、それに伴い欠陥密度が増加しているのがわかる。 更
に欠陥密度が増加するのに伴い、素子分離特性の劣化を
示す素子間リーク電流密度が増加しいてることがゎがる
。
間隔ＷＴＬを４．０． ３．０． ２．０． １．０．
Ｏ，ｕｌｌ ト近づけることにより、応力は増加し
、それに伴い欠陥密度が増加しているのがわかる。 更
に欠陥密度が増加するのに伴い、素子分離特性の劣化を
示す素子間リーク電流密度が増加しいてることがゎがる
。
このセル間リーク電流は低く押えることが望ましく、間
隔ＷＴＬを離す必要がある。
隔ＷＴＬを離す必要がある。
上記実施例において、素子分離溝側壁と非酸化性膜との
間隔を２．０μ信以上離すことにより、フィールド酸化
膜形成時に分離溝に発生する転位等の欠陥密度を、素子
特性上問題のない０．１ｇ／ｆａｌｌ以下に押えること
ができ、しかも素子分離特性に重要なセル間リーク電流
密度を、素子動作上問題のない１０−ｒ′Ａ／ｃ１２以
下に押えることができる。
間隔を２．０μ信以上離すことにより、フィールド酸化
膜形成時に分離溝に発生する転位等の欠陥密度を、素子
特性上問題のない０．１ｇ／ｆａｌｌ以下に押えること
ができ、しかも素子分離特性に重要なセル間リーク電流
密度を、素子動作上問題のない１０−ｒ′Ａ／ｃ１２以
下に押えることができる。
実施ｇＡＪ２
本実施例は、請求項２に係る製造方法で、前記実施例１
で述べた製造方法に次の事項を付加したものである。
即ち第１図＜ａ ＞において、単結晶シリコン基板１１
に、互いに隣接する素子分離ｉ１４１３ ａ及び１３ｂ
を形成するに際し、隣接する消１３ａと１３ｂとの間隔
ＷＴ、は、少なくとも３μｍを超えるようにデバイス設
計上規定しておく。
で述べた製造方法に次の事項を付加したものである。
即ち第１図＜ａ ＞において、単結晶シリコン基板１１
に、互いに隣接する素子分離ｉ１４１３ ａ及び１３ｂ
を形成するに際し、隣接する消１３ａと１３ｂとの間隔
ＷＴ、は、少なくとも３μｍを超えるようにデバイス設
計上規定しておく。
その他については前記実施例１の製造方法を準用する。
即ち、第１図（ａ ）に示す間隔ＷＴＴが３μ層を超
えるようにし、同図（ｂ ）に示す素子領域上の非酸化
性膜とこれを取り囲む素子分離溝との間隔ＷＴＬが２μ
瞳を超えるようにし、往つ、同図（Ｃ）に示すように、
前記非酸化性膜を選択酸化用マスクとして形成する酸化
膜の膜厚ＷＱＸが９０００スを超えないように形成する
ことを特徴とする。
えるようにし、同図（ｂ ）に示す素子領域上の非酸化
性膜とこれを取り囲む素子分離溝との間隔ＷＴＬが２μ
瞳を超えるようにし、往つ、同図（Ｃ）に示すように、
前記非酸化性膜を選択酸化用マスクとして形成する酸化
膜の膜厚ＷＱＸが９０００スを超えないように形成する
ことを特徴とする。
第２図は、上記製造方法により形成される請求項３に係
る半導体装置の部分断面図である。 シリコン単結晶基
板１１は、Ｐ型基板１１．ａ、Ｎ’型埋め込み層１ ｌ
ｂ 、 Ｎ型エピタキシャル層１１ｃからなる。 Ｎ型
エピタキシャルｍｔ ｔｃの表面から不純物をドープし
てＰ型ベース領域２２ａ及び２２ｂ、Ｎ”型エミッタ領
域２３ａ、２３ｂがそれぞれ形成される。 符号２４は
Ｐ４型領域である。 なお第１図と同符号は同じ部分を
表わすので説明を省略する。
る半導体装置の部分断面図である。 シリコン単結晶基
板１１は、Ｐ型基板１１．ａ、Ｎ’型埋め込み層１ ｌ
ｂ 、 Ｎ型エピタキシャル層１１ｃからなる。 Ｎ型
エピタキシャルｍｔ ｔｃの表面から不純物をドープし
てＰ型ベース領域２２ａ及び２２ｂ、Ｎ”型エミッタ領
域２３ａ、２３ｂがそれぞれ形成される。 符号２４は
Ｐ４型領域である。 なお第１図と同符号は同じ部分を
表わすので説明を省略する。
この半導体装置では互いに隣接する渭１３ａと１３ｂと
の間隔ＷＴＴは３μｌｌを超え、消１３ａと酸化膜■５
が非酸化性膜１４ａに接する端部２５との間隔ＷＴＬは
２μｍを超え、酸化膜１５の厚さＷｏ８は９０００久を
超えないようにそれぞれ形成されている。 長さＷＴＴ
、ＷＴＬ及びＷ。８は、第２図に示す半導体装置の断面
を、走査形電子顕ｇ！ｊ、鏡像から、検証することがで
きる。
の間隔ＷＴＴは３μｌｌを超え、消１３ａと酸化膜■５
が非酸化性膜１４ａに接する端部２５との間隔ＷＴＬは
２μｍを超え、酸化膜１５の厚さＷｏ８は９０００久を
超えないようにそれぞれ形成されている。 長さＷＴＴ
、ＷＴＬ及びＷ。８は、第２図に示す半導体装置の断面
を、走査形電子顕ｇ！ｊ、鏡像から、検証することがで
きる。
次に隣接する素子分離溝の間隔ＷＴＴをＩｔＭ化するた
めに行なった試行の一例について説明する。
めに行なった試行の一例について説明する。
非酸化膜と清の側壁との間隔ＷＴＬと、酸化膜厚Ｗｏｘ
との複数の組み合わせをつくり、１つの朝み合わせに対
し、間隔ＷＴｒは、１．２．３及び４μ汗の４通りとし
、前記実施例２のｉｌ！！遣方法に準じて、複数の試料
（バイポーラトランジスタアレイ）をつくった、 試料
に対する評価項目及び評価方法は、間隔ＷＴＬを最適化
するために行なった前記実施例１の場合と同じである。
との複数の組み合わせをつくり、１つの朝み合わせに対
し、間隔ＷＴｒは、１．２．３及び４μ汗の４通りとし
、前記実施例２のｉｌ！！遣方法に準じて、複数の試料
（バイポーラトランジスタアレイ）をつくった、 試料
に対する評価項目及び評価方法は、間隔ＷＴＬを最適化
するために行なった前記実施例１の場合と同じである。
第４図は、このうち非酸化性膜と清との間隔ＷＴＬを転
位欠陥を十分抑制できる約３μｍ、酸化膜の膜厚Ｗ。Ｘ
を約９０００２とした組み合わせにおける評価データを
、同一グラフ上にまとめたものである。 同図の横軸は
、隣接する素子分離溝の間隔Ｗ汀（μ指）を表わし、縦
軸（ａ）は１２Ｖ印加時のセル間リークを流密度（Ａ／
ｃｎ２） 、縦軸（ｂ）は欠陥密度（個／ｌ）、縦軸（
ｃ ）は応力（ｄｙｎｅ／ ａｎ２）を表わしている。
位欠陥を十分抑制できる約３μｍ、酸化膜の膜厚Ｗ。Ｘ
を約９０００２とした組み合わせにおける評価データを
、同一グラフ上にまとめたものである。 同図の横軸は
、隣接する素子分離溝の間隔Ｗ汀（μ指）を表わし、縦
軸（ａ）は１２Ｖ印加時のセル間リークを流密度（Ａ／
ｃｎ２） 、縦軸（ｂ）は欠陥密度（個／ｌ）、縦軸（
ｃ ）は応力（ｄｙｎｅ／ ａｎ２）を表わしている。
第４図かられかるように、分離溝の間隔ｗ丁ｒを４．３
，２．１μｍと小さくしていった場合、２μ＠’ｆｐｊ
後の間隔になると急激に欠陥密度が増加し、それに伴い
セル間リーク′ｒ４流も急増する。 一方分離清のコー
ナーにおける応力は、増加傾向から減少傾向に急変する
。 この応力の急変は、非常に強い応力が加わったこと
により、欠陥が多数発生し、応力が緩和されたことによ
ると考えられる。
，２．１μｍと小さくしていった場合、２μ＠’ｆｐｊ
後の間隔になると急激に欠陥密度が増加し、それに伴い
セル間リーク′ｒ４流も急増する。 一方分離清のコー
ナーにおける応力は、増加傾向から減少傾向に急変する
。 この応力の急変は、非常に強い応力が加わったこと
により、欠陥が多数発生し、応力が緩和されたことによ
ると考えられる。
間隔Ｗ１ｒが２μｍ前後になると、欠陥密度が急激に増
加する原因については、まだ十分解明されていない。
顕微レーザーラマン分光装置で分離溝周辺の等ストレス
線図を描かせると、間＠ Ｗ ＴＴが３μ備前後で、強
い引張り応力（ｔｅｎｓｉｌｅ ５ｔｒｅｓｓ）を示す
が、２μ信前後では分離溝に沿った全域にわたって圧縮
応力（ＣＯＩＩＩ）ｒｃｌｓｓｉ’ｌ ５ｔｒ１３ＳＳ
）に変化しているのが観測される。 このことから、隣
接する溝が存在する構造では、転位等の結晶欠陥は、結
晶中の引張り応力が一定の臨界値を超えるとなだれ的に
発生し、内部応力は圧縮応力に変化するものと思われる
。 従って間隔ＷＴＴは、この臨界値を避け、３μｍを
超える値とする。
加する原因については、まだ十分解明されていない。
顕微レーザーラマン分光装置で分離溝周辺の等ストレス
線図を描かせると、間＠ Ｗ ＴＴが３μ備前後で、強
い引張り応力（ｔｅｎｓｉｌｅ ５ｔｒｅｓｓ）を示す
が、２μ信前後では分離溝に沿った全域にわたって圧縮
応力（ＣＯＩＩＩ）ｒｃｌｓｓｉ’ｌ ５ｔｒ１３ＳＳ
）に変化しているのが観測される。 このことから、隣
接する溝が存在する構造では、転位等の結晶欠陥は、結
晶中の引張り応力が一定の臨界値を超えるとなだれ的に
発生し、内部応力は圧縮応力に変化するものと思われる
。 従って間隔ＷＴＴは、この臨界値を避け、３μｍを
超える値とする。
第５図は、転位等の欠陥発生に寄与する主な要因として
、間隔ＷＴ丁、間隔ＷＴＬ及び酸化膜厚Ｗ。工を取り上
げ、複数の組み合わせについて、これまでに行なった試
行結果をまとめたものである。
、間隔ＷＴ丁、間隔ＷＴＬ及び酸化膜厚Ｗ。工を取り上
げ、複数の組み合わせについて、これまでに行なった試
行結果をまとめたものである。
同図において、横軸は隣接する清と清との間隔ＷＴＴ（
μｒａ）、縦軸は非酸化性膜と溝側壁との間隔ＷＴＬ（
μｌｌ）を表わし、図中の平行斜線を引いた領域は、転
位等の欠陥密度が素子特性上問題ない０．１個／Ｉｌｌ
以下に押えられる領域（実質的に欠陥が発生しない領ｋ
Ａ）である。 又同図（ａ）ないしくｃ）は、酸化膜の
厚さＷ。ｘが、（ａ）ＷＯＸ≦３０００ Ｘ、（ｂ ）
５ｏｏｏス≧Ｗ、ｘ＞ ３０００ Ｘ、（ｃ ）
９０００ Ｘ≧Ｗ、。、 ＞ ５０００２の場合を示
す。
μｒａ）、縦軸は非酸化性膜と溝側壁との間隔ＷＴＬ（
μｌｌ）を表わし、図中の平行斜線を引いた領域は、転
位等の欠陥密度が素子特性上問題ない０．１個／Ｉｌｌ
以下に押えられる領域（実質的に欠陥が発生しない領ｋ
Ａ）である。 又同図（ａ）ないしくｃ）は、酸化膜の
厚さＷ。ｘが、（ａ）ＷＯＸ≦３０００ Ｘ、（ｂ ）
５ｏｏｏス≧Ｗ、ｘ＞ ３０００ Ｘ、（ｃ ）
９０００ Ｘ≧Ｗ、。、 ＞ ５０００２の場合を示
す。
第５図より、酸化ＭＮｗｏｘが３０００ス以下の薄い場
合には、間＠ Ｗ ＴＬは、欠陥発生に対する寄与はほ
とんどないが、間隔ＷＴＴは欠陥発生を抑制するために
は１μｍ以上とする必要がある。 ＃化膜厚Ｗ。Ｘが、
３０００スを超えて厚くなるに従い、欠陥が発生しやす
くなり、これを抑制するためには間隔ＷＴＬ及びＷ丁、
を大きくする必要がある。 同図（Ｃ）からもわかるよ
うに、酸化膜厚Ｗ。Ｘが９０００スを超えない範囲で、
間隔ＷＴしは、２μｍを超え、間隔ＷＴｒは３μｍを超
えるように形成される実施例２記載の製造方法及び半導
体装置では、分離溝近傍に発生する転位欠陥を確実に抑
制することができる。
合には、間＠ Ｗ ＴＬは、欠陥発生に対する寄与はほ
とんどないが、間隔ＷＴＴは欠陥発生を抑制するために
は１μｍ以上とする必要がある。 ＃化膜厚Ｗ。Ｘが、
３０００スを超えて厚くなるに従い、欠陥が発生しやす
くなり、これを抑制するためには間隔ＷＴＬ及びＷ丁、
を大きくする必要がある。 同図（Ｃ）からもわかるよ
うに、酸化膜厚Ｗ。Ｘが９０００スを超えない範囲で、
間隔ＷＴしは、２μｍを超え、間隔ＷＴｒは３μｍを超
えるように形成される実施例２記載の製造方法及び半導
体装置では、分離溝近傍に発生する転位欠陥を確実に抑
制することができる。
［発明の効果１
本発明の半導体装置の製造方法及び半導体装置では、素
子分離溝と素子領域上に形成される非酸化性膜との間隔
、隣接する素子分離溝の間隔及び酸化膜厚を、これまで
述べたように規定することにより、素子骨Ｍ溝の上部コ
ーナー及び底部コーナーから発生ずる転位等の欠陥を確
実に抑制し、素子特性及、び素子分離特性を実質的に劣
化させない半導体装置の製造方法及びその半導体装置を
提供することができる。
子分離溝と素子領域上に形成される非酸化性膜との間隔
、隣接する素子分離溝の間隔及び酸化膜厚を、これまで
述べたように規定することにより、素子骨Ｍ溝の上部コ
ーナー及び底部コーナーから発生ずる転位等の欠陥を確
実に抑制し、素子特性及、び素子分離特性を実質的に劣
化させない半導体装置の製造方法及びその半導体装置を
提供することができる。
第１図は本発明の半導体装置の製造方法に係る実施例１
及び２の製造工程を示す図で、同図（ａ ）ないしくＣ
）は断面図、同図（ｄ ）は斜視図、第２図は本発明の
半導体装置の断面図、第３図、第４図及び第５図は本発
明を完成するにあたり行なった試行結果を示す図、第６
図は従来の半導体装置の製造方法を説明するための断面
図、第７図は従来の製造方法の問題点を説明するための
素子分離溝の断面図である。 １１・・・単結晶シリコン基板、 １２ａ、１２ｂ・・
素子領域、 １３ａ、１３ｂ・・・素子分離溝、１４ａ
、１４ｂ・・・非酸化性膜、 １５・・・酸化膜、Ｗ工
１−・・・非酸化性膜と素子分離溝との間隔、 ＷＴＴ
・・・隣接する分離溝の間隔、 ＷｏＸ・・・酸化膜の
厚さ。 第 図 （１） （ｄ） 第 図 （２） 目 第２懐 −４ｂ４ｒ１４イｔ４ｔｌｌＬＬｈＷ’１ＱＷｔｃ［、
ｃ＋ｍ）小緩魁橢昧し稈陽ＷＴＴ（、ｕｍ） （０） 敗イｌ＋１１１１ ＷｏＸ＝３００ｏλ第５図 第６図 第７図
及び２の製造工程を示す図で、同図（ａ ）ないしくＣ
）は断面図、同図（ｄ ）は斜視図、第２図は本発明の
半導体装置の断面図、第３図、第４図及び第５図は本発
明を完成するにあたり行なった試行結果を示す図、第６
図は従来の半導体装置の製造方法を説明するための断面
図、第７図は従来の製造方法の問題点を説明するための
素子分離溝の断面図である。 １１・・・単結晶シリコン基板、 １２ａ、１２ｂ・・
素子領域、 １３ａ、１３ｂ・・・素子分離溝、１４ａ
、１４ｂ・・・非酸化性膜、 １５・・・酸化膜、Ｗ工
１−・・・非酸化性膜と素子分離溝との間隔、 ＷＴＴ
・・・隣接する分離溝の間隔、 ＷｏＸ・・・酸化膜の
厚さ。 第 図 （１） （ｄ） 第 図 （２） 目 第２懐 −４ｂ４ｒ１４イｔ４ｔｌｌＬＬｈＷ’１ＱＷｔｃ［、
ｃ＋ｍ）小緩魁橢昧し稈陽ＷＴＴ（、ｕｍ） （０） 敗イｌ＋１１１１ ＷｏＸ＝３００ｏλ第５図 第６図 第７図
Claims (1)
- 【特許請求の範囲】 １単結晶シリコン基板に素子領域を囲む溝を異方性エッ
チングにより形成する素子分離溝形成工程と、素子領域
上に非酸化性膜を形成し且つこの非酸化性膜と前記素子
分離溝の側壁との間隔が少なくとも２μｍを超える非酸
化性膜形成工程と、この非酸化性膜を選択酸化のマスク
として基板面に厚さ９０００Åを超えない酸化膜を選択
的に形成する工程とを、有することを特徴とする半導体
装置の製造方法。 ２単結晶シリコン基板に、素子領域を取り囲み、且つ隣
接する他の素子領域を取り囲む溝との間隔が少なくとも
３μｍを超える溝を異方性エッチングにより形成する素
子分離溝形成工程と、前記素子領域上に非酸化性膜を形
成し且つこの非酸化性膜と前記素子領域を取り囲む溝の
側壁との間隔が少なくとも２μｍを超える非酸化性膜形
成工程と、この非酸化性膜を選択酸化のマスクとして、
前記溝の内面を含む基板面に、厚さが９０００Åを超え
ない酸化膜を選択的に形成する工程とを、有することを
特徴とする半導体装置の製造方法。 ３請求項２記載の半導体装置の製造方法により形成され
た半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15154289 | 1989-06-14 | ||
| JP1-151542 | 1989-06-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03183152A true JPH03183152A (ja) | 1991-08-09 |
| JP2839651B2 JP2839651B2 (ja) | 1998-12-16 |
Family
ID=15520790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2153256A Expired - Lifetime JP2839651B2 (ja) | 1989-06-14 | 1990-06-12 | 半導体装置の製造方法及びその半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0402897B1 (ja) |
| JP (1) | JP2839651B2 (ja) |
| KR (1) | KR930006594B1 (ja) |
| DE (1) | DE69032571T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005259775A (ja) * | 2004-03-09 | 2005-09-22 | Oki Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2010040980A (ja) * | 2008-08-08 | 2010-02-18 | Denso Corp | 半導体装置の製造方法 |
| US8592284B2 (en) | 2008-08-20 | 2013-11-26 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0736419B2 (ja) * | 1990-02-09 | 1995-04-19 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JPH05152429A (ja) * | 1991-11-28 | 1993-06-18 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4472873A (en) * | 1981-10-22 | 1984-09-25 | Fairchild Camera And Instrument Corporation | Method for forming submicron bipolar transistors without epitaxial growth and the resulting structure |
| US4486266A (en) * | 1983-08-12 | 1984-12-04 | Tektronix, Inc. | Integrated circuit method |
| JPS60136327A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体装置の製造方法 |
| US4876214A (en) * | 1988-06-02 | 1989-10-24 | Tektronix, Inc. | Method for fabricating an isolation region in a semiconductor substrate |
-
1990
- 1990-06-12 JP JP2153256A patent/JP2839651B2/ja not_active Expired - Lifetime
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