TW201013837A - Semiconductor device and manufacturing method thereof - Google Patents

Description

201013837 六、發明說明： 【發明所屬之技術領域】 本發明係有關半導體裝置及其製造方法。 【先前技術】 —近幾年由於快速的微細化，半㈣積體電路—路朝向高 密度化發展。隨之，在最尖端的積體電路中，《了增加每 單位面積的積體度，要求在維持元件分離能力之狀態下對 元件分離區域進行微細化。

針對此種微細化的要求，以元件分離法而言，取代先前 的LOCOS(L〇cal 〇xidation 〇f训咖，石夕局部氧化）法廣 泛使用淺溝渠隔離法。淺溝渠隔離法係藉由利用絕緣膜來 掩埋設置在元件間的溝來達成元件的電性隔離之方法。藉 由此元件分離技術，而使高積體化變為容易進行。 但是，由於進一步微細化的要求，溝的寬度變為以前的 閘極絕緣膜厚度之程度，而藉由填埋絕緣膜來進行元件分 離逐漸逼近極限。尤其有鄰接節點的電位變化之問題。關 於此問題’例如，敘述在下列非專利文獻i等。 以解決此種問題的手段而士 . 于以而s ’有場屏蔽STI(Shall〇w

Trench Isolation，淺溝 a 隐触 λ、+ ^ 次筹杀隔離）法。該場屏蔽STI係藉由於 設置在元件間的溝中，非填埋絕緣膜而是填埋導電性的 膜’且固定該導電膜的電位，來達成元件間的分離。作為 此導電性的膜’從處理的簡便性等之觀點來看，多採用摻 入有雜質之多晶石夕膜(以下’簡稱「摻雜複晶碎膜」” 然而’制淺溝渠隔離法係藉由时基板進行異向性姓 140634.doc 201013837 刻來形成溝’故兀件區域的端部成為具有角的形狀。由於 來自閘極電極之電場集中在此種角部，故形成在此種角部 之通道的部分，比起通道之其他的部分變得容易開啟。尤 其是通道寬度變得愈狹窄，之後開啟之角部的特性愈顯 著，而產生電晶體的臨限值隨著通道寬度的減少而下降之 現象。此現象即為人所知的逆短通道效應，其使半導體裝 置的性能惡化。 由於元件的微細化，通道寬度的縮小快速進展，此臨限 值的降低愈來愈成為問題。此逆短通道效應亦可降低，係 藉由使用前述之場屏蔽STI法，使所填埋之導電膜的電位 產生變化’來控制元件區域端的角部之電位。 如上述之場屏蔽STI，例如記載在曰本特開平10-22462 號公報 '日本特開平1-245538號公報、日本特開平2-174140號公報、日本特開平^260840號公報等。在上述文 獻記載之技術中，於填埋溝内之導電層上，透過熱氧化形 成有用以進行短路抑制的覆蓋絕緣層。 [專利文獻1 ] 曰本特開平10-22462號公報 [專利文獻2] 曰本特開平1-245538號公報 [專利文獻3] 曰本特開平2-174140號公報 [專利文獻4] 曰本特開平1-260840號公報 140634.doc 201013837 [非專利文獻1] J. Sim et al.,「The Impact of Isolation Pitch Scaling on

Vth Fluctuation in DRAM Cell Transistors due to Neighboring Drain/Source Electric Field Penetration」，

Symposium on VLSI Technology Digest of Technical Papers, 1998, pp.32-33 【發明内容】 (發明所欲解決之問題） 在該場屏蔽STI中，導電膜的上面高度低時，無法充分 得到電場之遮蔽效果，若要進行元件區域端之角部的電位 控制，必須施加大的電壓。因此，發生在導電膜與矽基板 間之二氧化矽膜產生漏電流，或該二氧化矽膜的可靠度劣 化等之問題。因此，為了使用場屏蔽STI法來抑制鄰接節 點的電位變化與逆短通道效應，必須某些程度將填埋導電 膜的上面高度予以提高。 但是，提高填埋導電膜的上面高度時，產生與一般的電 晶體產生之 GIDL(Gate-induced Drain Leakage，閘極引發 汲極漏電流）類似的現象。亦即，提高填埋導電膜的上面 高度時，填埋導電膜與源極/汲極之距離變短，且兩者間 之電場變大。據此會產生以下現象：取決於填埋導電膜的 電位之漏電流會流動於源極/汲極區域與矽基板間，且在 場效電晶體為關閉之電壓區域電流增大。 此外，藉由透過閘極氧化步驟等之氧化步驟對矽基板及 填埋導電膜的上面角部進行氧化，而在元件區域施加大的 140634.doc 201013837 壓縮應力。此壓縮應力具有放大與GIDL類似的現象之效 果。 並且，此壓縮應力引起汲極電流之對電晶體佈局的依存 &之新的問題。此對電晶體佈局之依存性，係若將源極側 的元件區域及元件分離區域之邊界，與汲極侧的元件區域 及元件分離區域的邊界之距離稱為L〇D(Length 〇f 〇。心 Definition)時，則汲極電流係取決於此l〇d。於n型购§電 曰曰體中係在LOD小的佈局，溝内的填埋式絕緣膜所引起 對通道部的壓縮應力變大，汲極電流減少。此種汲極電流 的佈局依存㈣在時，^㈣料計的貞荷變大，且積體 電路的性能明顯地惡化。 此外如上述專利文獻！至4擬藉由熱氧化形成抑制短路所 需之充分的厚度m緣層時，亦在沿著半導體基板的 表面之方向(橫方向)廣泛地進行氧化。因此，源極/汲極區 域與填埋導電膜間之二氧切膜厚變得非常大，而變得難 以形成接近設計尺寸之元件區域。 本發明的目的係在提供—種半導體裝置及其製造方法， 其係可形成接近設計尺寸之元件區域，而可抑制與上述 :類似的現象之發生’並且可藉由導電膜的氧化來抑 制施加於元件區域之壓縮應力。 (解決問題之技術手段） 本實施形態之半導體裝置的製造方法，具備有以下 驟。在半導體基板之主表面上選擇性地形成遮I層，並 沒形成有該遮罩層之半導體基板的主表面形成溝。藉由: 140634.doc 201013837 溝的壁面進行氧化使在壁面形成第1氧化膜。以填埋溝内 之方式形成填埋導電膜。藉由在含有活性氧化物種之氣氛 中對填埋導電膜進行氧化而形成第2氧化膜。在第2氧化膜 上形成第3氧化膜。 【實施方式】 (發明之效果）

依據本實施形態之半導體裝置的製造方法，在含有活性 ，化物種之氣氛中藉由對填埋導電模進行氧化來形成第2 氧化膜it匕活性氧化物種具有運動能源，故比起一般的熱 氧化過程在小的熱能源下急速進行氧化。因此，於填埋 導電膜之氧化時可抑制氧化物的擴散，於沿著半導體基板 的主表面之方向(橫方向)抑制氧化大大地進行。因此，可 得到接近設計尺寸之元件區域。 此外猎由在含有活性氧化物種之氣氛中對填埋導電膜進 行氧化，可對填料電膜的上端之㈣厚厚地進行氧化。 因此，可擴大形成在填料電膜與轉體基板的雜質區域 之間隔，且可減小兩者間的電場，並可抑制與⑽ 之現象的發生。 此第3氧化膜最好藉由崎乂 错由/又相》儿積法或塗佈法形成。第3氣 化膜藉由汽相沉積法或塗佈法，而成為敏㈣不如藉 化形成之第2氧化膜的膜質。藉此方式，第3氧化膜與第2 氧=反而成為拉伸應力，故可藉由第3氧化膜的拉伸 應力將透過用以形成第2氧化膜之氧化產生之1 縮應力予 140634.doc 201013837 以緩和目此1，可抑制施加在元件區域之塵縮應力。 以下’根據圖就本發明實施形態加以說明。 (第1實施形態） 圖1係概略性地表示本發明第丨實施形態之半導體裝置的 構成之剖面圖。參照圖！，例如在由石夕構成之半導體基板 SB的主表面，形成有由場屏蔽STI構成之元件分離構造 sti。該元件分離構造STI具有溝TR、第i氧化膜T〇ia、填 埋導電膜BC、第2氧化膜T〇lb、及第3氧化膜τ〇2。 溝TR形成在半導體基板沾之主表面。第i氧化膜丁〇1&係 以覆蓋溝TR的壁面之方式所形成。此第丨氧化膜1〇1&例如 由二氧化矽膜所構成，該二氧化矽膜係藉由在包含活性氧 化物種之氣氛中對半導體基板沾的表面進行熱氧化所形 成。 填埋導電膜BC係填埋在壁面被第丨氧化膜丁〇13所覆蓋的 溝TR内，例如由摻雜複晶矽膜所構成。此填埋導電膜Bc 的上端位於離半導體基板SB的主表面僅距離11〇的下侧（主 表面之相反面側）。 第2氧化膜TOlb係以相接於填埋導電膜bC的上端之方 式、且以覆蓋填埋導電膜BC的上面之方式所形成。此第2 氧化膜TOlb例如由二氧化矽膜所構成，該二氧化矽膜係 藉由在含有活性氧化物種的氣氛中對填埋導電膜Be進行 熱氧化所形成。第2氧化膜T01b係與第1氧化膜丁〇1&接 合’且與第1氧化膜TO la—起構成氧化膜TO i。 第3氧化膜T02係以相接於第2氧化膜T〇ib上之方式而選 140634.doc 201013837 擇性地僅形成在第2氧化膜丁〇1{3上。此第3氧化膜丁〇2例如 係由利用化學汽相沉積（CVD : Chemical Vap〇r Dep〇siti〇n) 法或塗佈法形成之二氧化矽膜所構成，且具有緻密度不如 第2氧化膜TOlb的膜質。 藉由氧化膜T01與第3氧化膜τ〇2而構成STI中所含之氧 化膜TO。尤其是，藉由第2氧化膜TOlb與第3氧化膜 T〇2，構成覆蓋填埋導電膜Bc的上面之覆蓋絕緣膜。 ❹ 在此兀件分離構造STI中，填埋導電膜BC的上端角部因 氧化而具有倒角的形狀。由此，使得填埋導電膜BC與半 導體基板SB間之第1氧化膜T〇la的寬度（膜厚）评1在填埋導 電膜BC的上端角部，成為由填埋導電膜BC的上部朝下部 逐漸變小的錐形形狀。 此錐形形狀的深度方向的尺寸D，比錐形形狀的最上部 之最大的寬度W1還大’而成為烏嘴延伸於深度方向之縱 鳥嘴。此外錐形形狀的寬度W1，比填埋導電膜Be的上端 φ 角部以外之第1氧化膜TOla的部分之寬度（膜厚）W2還大。 利用此元件分離構造STI，使半導體基板仰的主表面被 電性分離為複數個元件區域。在該被電性分離之各個複數 個元件區域中，形成有例如M〇S(Metal Oxide Semiconductor ’金屬氧化半導體）電晶體的源極/汲極等之 雜質區域SD。 第2氧化膜TOlb與第3氧化膜T02之界面（交界）的底部， 係位於離半導體基板SB的主表面僅距離H1之下侧（主表面 之相反面侧）。此外填埋導電膜BC的上端，係位於離雜質 140634.doc 201013837 區域SD的下端僅距離H2之上側（半導體基板沾的主表面 側）。再者最好是錐形形狀的下端部位於離雜質區域3〇的 下端距離H3的下側。 最好是二氧化矽膜T〇ib與二氧化矽膜τ〇2的膜厚之和為 50 nm程度，使利用後步驟的蝕刻等而二氧化矽膜1〇1卜與 二氧化矽膜T02的雙方不至消失。 此外利用熱氧化法形成之第2氧化膜T〇lb，與利用CVD 法形成之第3氧化膜T02,例如可利用濕式蝕刻法加以區 別。亦即，利用熱氧化法形成之第2氧化膜T〇lb，具有比 利用CVD法形成之第3氧化膜T〇2更緻密的膜質。因此，作 為藥液例如使用氟化氫酸（HF)進行濕式蝕刻時，利用透過 熱氧化法形成之第2氧化膜T〇lb，比起透過CVD法形成之 第3氧化膜T02，因進行蝕刻引起之後退量變少。因此， 由該後退量之不同，可知道其為利用熱氧化法形成之第2 氧化膜TCMb，或利用CVD法形成之第3氧化膜τ〇2。此外 此種現象於利用塗佈法形成第3氧化膜τ〇2之情況亦相 同。 其-人，就使用本實施形態的元件分離構造STI於M〇s電 晶體的電性隔離之情況的構成加以說明。 圖2係概略性地表示使用圖丨所示之元件分離構造於M〇s 電晶體的電性隔離之情況的構成之剖面圖。參照圖2，藉 由圖1所示之元件分離構造STI將半導體基板的元件區域彼 此進行電性分離。於各個複數個元件區域，形成有MOS電 晶體TRA。 140634.doc 201013837 此MOS電晶體TRA，主要具有：1對源極/汲極區域SD; 閘極絕緣膜GI ;以及閘極電極層GE。1對源極/汲極區域 SD係在半導體基板SB的主表面（元件區域表面）相互個著間 隔而形成。此1對源極/汲極區域SD，係各別具有低濃度區 域與高濃度區域的組合所構成之LDD(Lightly Doped Drain，輕摻雜汲極）構造。閘極電極層GE係介由閘極絕緣 膜GI形成在包夾於1對源極/汲極區域的半導體基板sB之區 域上。此外以覆蓋閘極電極層GE的側壁之形態形成有側 ❹壁絕緣膜SW。 層間絕緣膜ID以覆蓋此MOS電晶體TRA之形態形成在半 導體基板SB的主表面上。在此層間絕緣膜id上，形成有複 數層配線層WR。複數層配線層WR，係介由填埋形成在層 間絕緣膜ID的接觸孔内之導電膜（接觸插塞）CM而各別電性 連接於源極/及極區域S D、填埋導電膜b d。 其次’根據圖就本實施形態的半導體裝置之製造方法加 Q 以說明。圖3至圖12係依照步驟順序表示本發明第i實施形 態之半導體裝置的製造方法之示意剖面圖。參照圖3，例 如在由矽構成之半導體基板SB的主表面上利用熱氧化法將 二氧化矽膜BF形成5至15 nm程度之厚度。於此二氧化矽膜 BF上，氮化石夕膜ST1係以成為5〇至250 nm程度的厚度之方 式而利用CVD法形成。此時，二氧化矽膜BF係為了緩和將 氮化矽膜ST1直接在矽基板SB上進行成膜所引起之應力， 以及避免結晶缺陷等而進行成膜。 在此氮化矽膜ST1上，塗佈光阻劑（未圖示）後，利用一 140634.doc 201013837 般的照片製版技術作成圖案。以此抗蝕劑圖案作為遮罩， 而在形成元件分離的區域上之氮化矽膜ST1、二氧化矽膜 BF及矽基板SB施行異向性餘刻。此時，透過上述異向性 姓刻，首先對氮化矽膜ST1作成圖案，且選擇性地去除所 去除的氮化矽膜ST1之區域的二氧化矽膜bf與半導體基板 SB。之後，例如利用灰化等去除抗蝕劑圖案。 參照圖4 ’利用上述異向性蝕刻，將氮化矽膜sT丨及二氧 化碎膜BF作成圖案，且在半導體基板sb形成溝TR。此溝 TR的開口寬度例如為2〇至5〇〇 nm程度，溝TR的深度例如 Θ 為100至500 nm程度。 參照圖5 ’例如在含有活性氧化物種之氣氛中進行熱氧 化。此氧化例如藉由高密度電漿（HDP : High Density Plasma)而在溝TR的壁面、二氧化矽膜BF及氮化矽膜ST1 之露出面上，形成例如2 nm至20 nm程度之厚度的二氧化 矽膜TOla。藉由此氧化，去除蝕刻引起的破壞層。 上述活性氧化物種具有運動能源作為熱能源以外的能 源，此運動能源有助於Si(矽）的鍵之切斷。活性氧化物種❹ 例如具有自由基或電漿等之形態。又作為進行氧化之裝 置，例如可使用内部燃燒式的氧化裴置。此裝置係可在室 或管内產生氫與氧之燃燒反應。 參照圖6，利用CVD法將摻雜複晶矽膜Bc，例如以3〇〇 ^700 nm的膜厚填埋到溝下尺内的方式來形成。在此摻雜複 晶石夕膜BC的表面，進行以氮化石夕膜m作為阻止層之cMp (Chemical Meehanical p〇Hshing，化學機械研幻。 140634.doc •12- 201013837 參照圖7 ’利用上述CMP，氮化矽膜ST1的表 時摻雜複晶矽膜BC僅殘留在溝TR内，且將摻雜複晶矽膜 B C及氮化石夕膜S T1的表面加以平坦化。之後，於殘留在溝 TR内之摻雜複晶矽膜BC施加異向性蝕刻。 ❹ 參 參照圖8 ’上述異向性蝕刻係進行到摻雜複晶矽膜的 上面從矽基板的主表面下降為止。此係為了防止後步驟之 微細閘極電極的形成，以及閘極電極與由摻雜複晶矽膜 BC構成的填埋導電膜發生短路所需。利用上述異向性蝕 刻，形成由摻雜複晶矽膜8(：構成的填埋導電膜BC。 參照圖9，例如在含有活性氧化物種的水蒸氣氣氛與氧 氣氛中進行熱氧化。藉由此熱氧化，對填 氮切膜ST1等之露出面進行氧化，而形石夕膜 TOlb此外，透過上述熱氧化對填埋導電膜Bc的上端角 部進行氧化，而填埋導電膜Bc與溝TR間之二氧化矽膜 T〇la的厚度變厚（橫方向的寬度變大）。據此，填埋導電膜 BC與半導體基板SB間的二氧化石夕膜T〇ia之寬度（膜厚）成 為由填埋導電膜BC的上部朝下部逐漸變小之錐形形狀。 此熱氧化時的溫度，例如為700至105(TC程度，而95(TC 以下的溫度之氧化由於抑制漏電流的效果相對上變得較 大’故為更理想。此熱氧化之氧化量，需要有抑制漏電流 之程度的量’但不要太多較好。此係氧化量太多，元件區 域變得太小之故。此氧化量例如如圖5所示之溝丁尺内的壁 2氧化步驟的氧化’在半導體基板SB的表面上最好為如 成為2 run至20 nm.度的膜厚之氧化量。 140634.doc 201013837 參照圖10,利用CVD法或塗佈法對二氧化矽膜τ〇2例如 以100至500 nm之膜厚進行成膜.在此二氧化矽膜τ〇2的 表面，進行以氮化矽膜ST1為阻止層之cMP。 參照圖11，藉由上述CMP，氮化矽膜ST1的表面露出， 同時二氧化矽膜T02殘留在氮化矽膜ST1間，且將二氧化 碎膜T02及氮化石夕膜ST1的表面予以平坦化。之後，去除 氮化矽膜sti ’並且在二氧化矽膜T〇la、τ〇2施加濕式蝕 刻。 參照圖12，藉由上述濕式蝕刻，半導體基板8]5的表面露 出，同時以覆蓋填埋導電膜上的方式而使溝丁尺上的二 氧化矽膜TOla、Τ02殘留。之後，進行用以決定壁的形成 與電晶體的臨限值之離子注入等。 參照圖2，之後’藉由對閘極絕緣膜GI進行成膜，而形 成閘極電極層GE與源極/没極區域sd等，來形成MOS電晶 體TRA。並且’為了降低接觸電阻等而進行石夕化反應，且 在閘極電極層GE及源極/汲極區域sd的表面形成碎化物層 SC。 之後’對層間絕緣膜ID等進行成膜，且在其層間絕緣膜 ID施加用以形成接觸孔之姓刻。填埋導電膜cm到此接觸 孔内作為接觸材料。此時，亦連接導電膜Cm到填埋導電 膜BC作為接觸材料，藉此方式設為可控制填埋導電膜bc 的電位。然後形成配線層WR在層間絕緣膜id上，且透過 此配線層WR使半導體元件（例如MOS電晶體）彼此相互連 接等’完成本實施形態之半導體裝置。 140634.doc -14- 201013837 依據本實施形態，在含有活性氧化物種之氣氛中進行熱 氧化’故可使氧化誘導應力的發生停留在最低限度，而可 避免活性區域過度減少’此外抑制填埋導電膜Be介由石夕 化物層與其他區域發生短路之現象。以下，針對此使用圖 13至圖17來說明。 圖13係在圖5所示之氧化步驟中，表示從該氧化前的狀 態（A) ’到進行一般熱氧化的情況與進行使用活性氧化 ❹ 物種之熱氧化的情況（C)之各個氧化膜的形成之情況的 圖，其係擴大表示圖4及圖5之區域P0之示意剖面圖。 本來，氧化物係在熱氧化過程進行中擴散二氧化矽膜 中。因此，如圖13(A)、（B)所示進行一般的熱氧化過程之 氧時在該氧化中氧化物擴散到較遠處而在廣泛的範圍 產生氧化反應。結果，如圖13(B)所示在半導體基板卯與 氮化矽膜ST1之間，發生長距離地往半導體基板的主表面 之方向（圖中橫方向）延伸之鳥嘴。 ❹ 此外進行一般的熱氧化時，半導體基板SB進行氧化，而 氮化石夕膜sti幾乎不進行氧化。因此，半導體基板sb之溝 TR的上端部之位㈣與氣化石夕膜sti的下端部之位置係 相對於延伸於氮化石夕膜ST1的厚度方向（圖中縱方向）之假 想線產生偏差，而在位置PI、P2間產生偏移。 另-方面，在含有活性氧化物種之氣氛中之熱氧化中， 活!·生氧化物種持有熱能源以外之運動能源，故比起一般的 '' 在】、的熱能源下急速進行氧化。因此，如圖 ()(C)所不進行活性氧化物種之熱氧化時，可一邊抑 140634.doc 15 201013837 制氧化物的擴散一邊充分地進行氧化反應。因此，如圖 13(C)所示’得到與一般的熱氧化相同的膜厚之氧化膜 時，在半導體基板SB與氮化矽膜ST1間，可在半導體基板 SB的主表面之方向（圖中橫方向）抑制鳥嘴長距離延伸。由 於可避免對多餘的區域進行氧化，故可將氧化誘導應力的 發生停留在最低限度，或避免活性區域過度減少。 再者’本來在熱氧化過程中氮化矽膜ST1幾乎不進行氧 化。但是，藉由使用活性氧化物種，活性氧化物種在氮化 碎膜ST1之表面切離碎原子與氮原子的結合，且產生插入❹ 氧原子到該處的反應。因此，可對氮化矽膜ST1的表面進 行氧化，且使二氧化矽膜在氮化矽膜ST1之表面成長。 據此，如圖13(C)所示，對氮化矽膜ST1的側壁與半導體 基板SB的溝TR之側壁進行同量程度的氧化，而使之後退 到元件區域侧（相反侧壁側）。因此，半導體基板SB之溝tr 的上端部之位置P1與氮化矽膜ST1的下端部之位置”係相 對於氮化矽膜ST1之厚度方向（圖中縱方向）幾乎不產生偏 差’在位置PI、P2間不產生偏移。 Ο 圖14係在圖13(B)的步驟後之圖8及圖9所示之氧化步驟 中，表示從該氧化前的狀態（A)，到進行一般熱氧化的情 況（B)之氧化膜的形成之情況的示意剖面圖。此外圖^係 在圖13(C)之步驟後的圖8及圖9所示之氧化步驟中，表示 攸該氧化剛之狀態（A)，到在含有活性氧化物種之氣氛中 進行熱氧化之情況（B)的氧化膜的形成之情況的示意剖面 圖。 140634.doc -16 - 201013837 首先參照圖14，進行一般的熱氧化過程之氧化時，如上 述，在該氧化中氧化物擴散到較遠處而在廣泛的範圍產生 氧化反應。結果，如圖14(B)所示於半導體基板SB與氮化 矽膜sti間，延伸於半導體基板SBi主表面的方向（圖中橫 方向）之鳥嘴比圖13(B)所示之狀態變得更長。由於半導體 基板SB的氧化量多，故氧化誘導應力亦變得大。 又進行一般的熱氧化時，如上述，半導體基板SB進行氧 φ 化，而氮化矽膜ST1幾乎不進行氧化。因此，如圖14(B)所 示，對半導體基板SB之溝TR的上端部之位置？1與氮化矽 膜ST1的下端部之位置P2的氮化矽膜ST1之厚度方向（圖中 縱方向）的偏離比圖13(B)所示之狀態變得更大。藉此方 式，位置PI、P2間偏移量變得更大。 參照圖15，藉由在含有活性氧化物種之氣氛中的熱氧 化，如上述，比起一般的熱氧化在小的熱能源下急速進行 氧化。因此，可一邊抑制氧化物的擴散一邊進行氧化反 ❹ 應。因此’如圖15(B)所示在半導體基板sb與氮化矽膜ST1 間，可在半導體基板SB的主表面之方向（圖中橫方向）抑制 鳥嘴長距離延伸。再者在填埋導電膜BC與溝TR之間，可 於半導體基板SB的厚度方向（圖中縱方向）抑制鳥嘴長距離 延伸。如此可避免對多餘的區域進行氧化，且將氧化誘導 應力的發生停留在最低限度，而可避免活性區域過度減 少。 此外，藉由使用活性氧化物種，如上述，可在氮化石夕膜 ST1之表面使一氧化妙膜成長。據此，如圖i 5(B)所示氮化 140634.doc 17 201013837 矽膜ST 1之側壁係與半導體基板SB的溝TR之側壁進行同量 程度的氧化，而後退到元件區域側（相反側壁侧）。因此， 半導體基板SB中之溝TR的上端部之位置？丨與氮化矽膜ST1 的下端部之位置P2係相對於氮化矽膜sti的厚度方向（圖中 縱方向）幾乎不產生偏離’而在位置P1、P2間不產生偏 移。 圖16係表示施行圖13(B)及圖14所示之一般的熱氧化， 且復於圖11的步驟後去除氮化石夕膜ST 1後之情況的圖（a)， 以及表示之後施行用以去除二氧化矽膜之濕式蝕刻的情況 之圖（B)。此外圖17係表示施行使用圖i3(c)及圖15所示的 活性氧化物種之熱氧化，且復於圖丨丨之步驟後去除氮化矽 膜ST 1後的情況之圖（A)，以及表示之後施行用以去除二氧 化矽膜之濕式蝕刻的情況之圖（B)。 參照圖16，在施行一般的熱氧化之情形時，如圖16(A) 所示，於溝TR之上端部的位置？丨與氮化矽膜ST1之下端部 的位置P2之間產生大的偏移。因此，如圖1 6(B)所示對 二氧化矽膜T02、BF進行濕式蝕刻，則二氧化矽膜τ〇2、 TOlb之凹陷會延伸到填埋導電膜bc的正上方附近。因 此’由該凹陷的底部到填埋導電膜BC之距離S2變小，而 恐將於後續步驟之蝕刻等導致填埋導電膜Be之表面露 出。若在填埋導電膜BC的表面露出之狀態下對源極/汲極 區域SD與閘極電極層GE的表面進行矽化反應時，活性區 域與填埋導電膜可能會因矽化物層而短路。 參照圖17，在施行使用活性氧化物種的熱氧化之情形 140634.doc • 18 · 201013837 時，如圖17(A)所示於溝TR的上端部之位置P1與氮化石夕膜 ST1的下端部之位置P2間幾乎不會產生偏移。因此，如圖 17(B)所示，即使對二氧化矽膜T02、BF進行濕式蝕刻， 二氧化碎膜T02、TO lb的凹陷亦不會延伸到填埋導電膜 BC的正上方附近。因此，從該凹陷的底部到填埋導電膜 BC之距離S1變大，而不容易因後續步驟之蝕刻等使得填 埋導電膜BC的表面露出。亦即，對於填埋導電膜bc的露 出可讀保充分的裕度。因此，即使形成石夕化物層時，亦可 抑制填埋導電膜BC介由矽化物層而與其他區域發生短 路。 如上述’藉由在含有活性氧化物種之氣氛中進行熱氧 化’可避免對多餘的區域進行氧化，故可使氧化誘導應力 的發生維持在最低限度，而可獲得接近設計尺寸之元件區 域。又溝TR的上端部之位置pi與氮化矽膜ST1之下端部的 位置P2間幾乎不產生偏移，故抑制填埋導電膜bc介由矽 化物層與其他區域發生短路。 此外藉由在含有活性氧化物種之氣氛中對填埋導電膜 BC進行氧化’可一方面抑制氧化物的擴散且對填埋導電 膜BC的上端之角部進行厚層氧化。因此，可擴大形成在 填埋導電膜BC與半導體基板SB的雜質區域SD之間隔，並 可減小兩者間的電場’且可抑制與gidl類似的現象發 生。 再者於填埋導電膜BC上’不僅有透過熱氧化所形成之 一氧化矽膜TO 1 b，亦形成有二氧化矽膜τ〇2。此二氧化矽 140634.doc -19· 201013837 膜T02係透過CVD法或塗佈法而形成。透過cvd法或塗佈 法形成之一乳化碎膜成為緻密度不如透過熱氧化所形成之 二氧化矽膜的膜質’而與透過熱氧化形成之二氧化石夕膜相 反而具有拉伸應力。據此，透過二氧化矽膜τ〇2賦予拉伸 應力至半導體基板SB。藉由此拉伸應力，而緩和於二氧化 矽膜TOla、TOlb的氧化形成時將賦予至半導體基板36之 壓縮應力（氧化誘導應力）。 以上依據本實施形態，一方面可避免於源極/汲極區域 SD與半導體基板SB間流動之取決於填埋導電膜BC的電位 之漏電流的增大等，一方面可減輕鄰接節點的電位變化與 逆短通道效應。 (第2實施形態） 圖18係概略性地表示本發明第2實施形態之半導體裝置 的構成之剖面圖。參照圖丨8，本實施形態之半導體裝置的 構成，與圖1所之第1實施形態中的半導體裝置之構成比 較，主要在填埋導電膜BC上之絕緣膜T〇4的構成中不同。 此絕緣膜T04例如係由二氧化矽膜構成，而選擇性地形 成在填埋導電膜8(：上。此絕緣膜T〇4具有拉伸應力，且以 賦予拉伸應力至半導體基板SB之方式形成。此外絕緣膜 T〇4係接合於形成在溝TR的壁面之二氧化石夕膜τ〇3。最好 絕緣膜Τ04的膜厚為50 nm程度，以使透過後步驟之蝕刻 等而絕緣膜T04不消失。 此外將使用此圖18所示之元件分離構造sti於MOS電晶 體的電性隔離之情況的構成表示在圖19。 140634.doc 201013837 此外，有關圖18、19所示之本實施形態的其他構成係與 上述第1實施形態的構成大致相同，故就相同的要素附加 相同符號，不重複該說明。 其次，根據圖就本實施形態的半導體裝置之製造方法加 以說明。圖20至圖22係按照步驟順序表示本發明“實施 形態之半導體裝置的製造方法之示意剖面圖。本實施形態 的半導體裝置之製造方法係經過與圖3至圖8所示之第工實 施形態相同的製造步驟。之後，參照圖20,具有拉伸應力 之絕緣膜T04，例如係以100至5〇〇 nm的膜厚形成。此種 絕緣膜ΊΌ4，例如係藉由利用次大氣壓化學汽相沉積法 (SA(SUb-Atm〇Spheric)-CVD法）而將成膜溫度例如設為4〇〇 至600 C (更理想的是520至5601:)來對二氧化矽膜進行成膜 而予以形成。又此種絕緣膜T〇4利用塗佈法塗佈聚硅氮烷 膜後，例如亦可將替換該聚硅氮烷膜為二氧化矽膜之退 火，藉由以700至80(TC之溫度來進行而予以形成。於此絕 ❹緣膜T〇4之表面，進行以氮化矽膜ST1作為阻止層之 CMP。 參照圖21，藉由上述CMP，氮化矽膜ST1之表面露出， 同時絕緣膜T04殘留在氮化矽膜ST1間，且將緝緣膜τ〇4及 氮化矽膜ST1的表面予以平坦化。之後，去除氮化矽膜 ST1，且在二氧化矽膜Τ03與絕緣膜丁〇4施加濕式蝕刻。 參照圖22，藉由上述濕式蝕刻，半導體基板SB的表面露 出，同時以覆蓋填埋導電膜BC上之方式使溝丁尺上之絕緣 膜T04殘留。之後，經過與第〖實施形態同樣的步驟，而 140634.doc •21 · 201013837 完成圖19所示之本實施形態的半導體裝置。 依據本實施形態，於填埋導電膜BC之上部，形成具有 比以一般CVD法進行成膜之情況還大的拉伸應力之絕緣膜 T04。藉此方式，利用絕緣膜τ〇4之拉伸應力減低填埋導 電膜BC影響及元件區域之壓縮應力。藉由減低填埋導電 膜BC影響及元件區域之壓縮應力，可抑制矽能隙的狹小 化’故結果可抑制流動於源極/汲極區域SD與半導體基板 SB間之漏電流。 又依據本實施形態，由於可減低填埋導電膜Bc影響及 元件區域之壓縮應力，故可減低汲極電流的佈局依存性。 此外依據本實施形態，例如利用SAcvd或塗佈法形成絕 緣膜ΤΌ4，而不藉由熱氧化來形成。因此，藉由熱氧化不 對元件區域進行多餘的氧化，而可形成接近設計尺寸之元 件區域。

以上依據本實施形態，可一邊避免於源極/汲極區域SD 與半導體基板SB間流動之取決於填埋導電膜BC的電位之 漏電流的增大等，且一邊可減低鄰接節點的電位變化與逆 短通道效應。 此外在本實施形態中，第2絕緣膜丁〇4不限定於二氧化 石夕膜，只要為具有拉伸應力之絕緣膜即可使用。 再者，本實施形態亦可適用於第丨實施形態。例如，經 過與第1實施形態的圖9同樣的步驟&，即使形成具有拉伸 應力的絕緣膜T04，亦可得到與第j實施形態相同的效 果0 140634.doc •22- 201013837 此次揭示之眘始犯$ & 所有點來看為例示而不限制於 意二圍非上述之說明而依申請專利範圍所示， 有變：。與申凊專利範圍相同效果之意涵及範圍内之所 (產業上之可利用性） 尤/、可適用於具有溝渠形的元件分離構造之半導 體裝置及其製造方法。

【圖式簡單說明】 圖係概略性地表示本發明之第丨實施形態之半導體裝置 的構成之剖面圖。 圖2係概略性地表示使用圖1所示之元件分離構造於M〇s 電晶體的電性隔離時的構成之剖面圖。 圖3係表示本發明之第1實施形態的半導體裝置之製造方 法的第1步驟之示意剖面圖。 圖4係表示本發明之第1實施形態的半導體裝置之製造方 法的第2步驟之示意剖面圖。 圖5係表示本發明之第1實施形態的半導體裝置之製造方 法的第3步驟之示意剖面圖。 圖6係表示本發明之第1實施形態的半導體裝置之製造方 法的第4步驟之示意剖面圖。 圖7係表示本發明之第1實施形態的半導體裝置之製造方 法的第5步驟之示意剖面圖。 圖8係表示本發明之第1實施形態的半導體裝置之製造方 法的第6步驟之示意剖面圖。 140634.doc -23· 201013837 圖9係表示本發明之第丨實施形態的半導體裝置之製造方 法的第7步驟之示意剖面圖。 圖10係表示本發明之第1實施形態的半導體裝置之製造 方法的第8步驟之示意剖面圖。 圖11係表示本發明之第丨實施形態的半導體裝置之製造 方法的第9步驟之示意剖面圖。 圖12係表示本發明之第丨實施形態的半導體裝置之製造 方法的第10步驟之示意剖面圖。 圖13係在圖5所示之氡化步驟中，表示從該氧化前的狀 態（A)，到進行一般熱氧化的情況（B)與進行使用活性氧化 物種之熱氧化的情況（C)之各個氧化膜的形成之情況的 圖，其係擴大表示圖4及圖5之區域p〇之示意剖面圖。 圖14係在圖13(B)的步驟後之圖8及圖9所示之氧化步驟 中，表示從該氧化前的狀態（A)，到進行一般熱氧化的情 況（B)之氧化膜的形成之情況的示意剖面圖。 圖15係在圖13(C)之步驟後的圖8及圖9所示之氧化步驟 中，表示從該氧化前之狀態（A)，到在含有活性氧化物種 之氣氛中進行熱氧化之情況（B)的氧化膜的形成之情況的 示意剖面圖。 圖16係表示施行圖13(B)及圖14所示之一般的熱氧化， 且復於圖11的步驟後去除氮化矽膜ST1後之情況的圖（a)， 以及表示之後施行用以去除二氧化矽膜之濕式蝕刻的情況 之圖（B)。 圖17係表示施行使用圖13(C)及圖丨5所示的活性氧化物 140634.doc •24- 201013837 種之熱氧化，且復於圖11之步驟後去除氮切棋ST1後的 圖（A)以及表示之後施行用以去除二氧化石夕膜之 濕式蝕刻的情況之圖（B)。 圖18係概略性地表示本發明第2實施形態之半導體裝置 的構成之剖面圖。 圖19係概略性地表示使用圖18所示之元件分離構造於 MOS電晶體的電性隔離時的構成之剖面圖。 圖20係表示本發明第2實施形態之半導體裝置的製造方 法之第1步驟的示意剖面圖。 圖21係表示本發明第2實施形態之半導體裝置的製造方 法之第2步驟的示意剖面圖。 圖22係表示本發明第2實施形態之半導體裝置的製造方 法之第3步驟的示意剖面圖。 【主要元件符號說明】 BC 填埋導電膜 BF 二氧化矽膜 CM 導電膜 GE 閘極電極層 GI 閘極絕緣膜 ID 層間絕緣膜 SB 半導體基板 SC 矽化物層 SD 汲極區域（雜質區域） ST1 氮化矽膜 140634.doc -25- 201013837 STI 元件分離構造 sw 側壁絕緣膜 TO, TOl, TOla, TOlb, T02 氧化膜 T04 絕緣膜 TR 溝 TRA MOS電晶體 WR 配線層 140634.doc -26-

Claims (1)

1. 201013837 七、申請專利範圍： ι_ 一種半導體裝置之製造方法，其係包含： 在半導體基板的主表面形成溝之步驟； 藉由將前述溝的壁面氧化，而在前述壁面形成第1氧 化膜之步驟； 以填埋由前述第1氧化膜所覆蓋之前述壁面的前述溝 内之方式來形成填埋導電膜之步驟； 在含有活性氧化物種之氣氛中，藉由將前述填埋導電 膜氧化而形成第2氧化膜之步驟；以及 在前述第2氧化膜上形成第3氧化膜之步驟。 2·如請求们之半導體裝置之製造方法，其中前述第i氧化 膜係在含有活性氧化物種的氣氛中將前述溝的壁面氧化 而形成。 3 一裡牛導體裝置之製造方法，其係包含： 在半導體基板的主表面形成溝之步驟； ❹ #由將前述溝的壁面氧化’而在前述壁面形成第漳 化膜之步驟； 以填埋由前述^氧化膜所覆蓋之前述壁面的前述溝 内之方式來形成填埋導電膜之步驟；以及 在則述填埋導電膜上，形成具有拉伸應力的 膜之步驟。 礼1& …求項⑴中任—項之半導體裝置之製造方法，其中 :迷第3乳化膜係利用次大氣壓化學汽相沉積法及塗佈 法之任一者所形成。 140634.doc 201013837 5. —種半導體裝置，其係包含： 在主表面具有溝之半導體基板； 覆蓋前述溝的壁面之第1氧化膜； 填埋導電膜，其係填埋由前述第1氧化膜所覆蓋之前 述壁面的前述溝内，且其上端位在前述主表面之下； 第2氧化膜，其係相接於前述填埋導電膜之前述上面 而形成；以及 第3氧化膜’其係以相接於前述第2氧化膜上之方式而 選擇性地形成，且具有緻密度不如前述第2氧化膜的膜 6. 如請求項5之半導體農置，其中前述第2氧化膜與前 3氧化膜之界面位於前述主表面之下。 7. 如請求項5或6之半導體裝置’其中進—步包含具有形力 在前述半導體基板之前述主表面的^源極/㈣區& 絕緣閘極型場效電晶體，且 7填埋導電㈣前述上端位於前述旧源極/没㈣ 域之各別的下端之上。 8.如請求項5至7中任一項之半 π睹s 士从， 且丹τ别述第1氧 μ起㈣’該錐形部係從與前述第2氧化膜之接 σ °卩起愈朝下側寬度愈變小。 9. 一種半導體裝置，其係包含： 在主表面具有溝之半導體基板； 覆蓋前述溝的壁面之第1絕緣膜； 填埋導電膜，其係埴 、、、由舸述第1絕緣膜所覆蓋之前 140634.doc 201013837 述壁面的前述溝内；以及 第2絕緣膜，其係形成在前述填埋導電膜之上，且以 賦予拉伸應力至前述半導體基板之方式而形成。 參

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