KR100967669B1 - 반도체소자의 트렌치 소자분리막 형성방법 - Google Patents

반도체소자의 트렌치 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 트렌치소자분리막 형성방법을 개시한다. 개시된 발명은, 반도체기판상에 제1패드산화막과 제1패드질화막을 형성하는 단계; 상기 제1패드질화막상에 제2패드산화막과 제2패드질화막을 순차적으로 적층하는 단계; 상기 제2패드질화막, 제2패드산화막, 제1패드질화막, 제1패드산화막 및 반도체기판을 순차적으로 제거하여 상기 반도체기판내에 트렌치를 형성하는 단계; 상기 트렌치를 포함한 전체 구조의 상면에 Ta2O5 박막을 형성하는 단계; 상기 Ta2O5 박막상에 질화막을 형성하는 단계; 상기 질화막상에 갭매립하는 HDP산화막을 형성하는 단계; 및
상기 HDP산화막과 질화막, Ta2O5 박막, 제2패드질화막, 제2패드산화막, 제1패드질화막을 순차적으로 제거하여 소자분리막을 형성하는 단계를 포함하여 구성된다.

Description

반도체소자의 트렌치 소자분리막 형성방법{Method for forming STI of semiconductor device}
도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 트렌치소자분리막 형성방법을 설명하기 위한 공정단면도,
도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 트렌치소자분리막 형성방법을 설명하기 위한 공정단면도.
[도면부호의설명]
31 : 반도체기판 33 : 제1패드산화막
35 : 제1패드질화막 37 : 제2패드산화막
39 : 제2패드질화막 41 : 트렌치
43 : 측벽산화막 45 : 라이너 Ta2O5박막 47 : 라이너질화막
본 발명은 반도체소자의 트렌치소자분리막 형성방법에 관한 것으로서, 보다 상세하게는 기존 STI 공정에 적용되는 패드물질인 열산화막/CVD 질화막을 대치하여 적층 다중 패드물질을 사용하고, 모우트의 감소를 위해 다중 라이너 물질로 CVD-Ta2O5/질화막을 적용한 반도체소자의 트렌치소자분리막 형성방법에 관한 것이다.
기존의 메모리 반도체소자의 개별 셀 절연방법으로 쓰이는 STI 공정에 대해 설명하면 다음과 같다.
도 1a 내지 도 1b는 종래기술에 따른 반도체소자의 트렌치소자분리막 형성방법을 설명하기 위한 공정단면도이다.
도 1a에 도시된 바와같이, 실리콘기판(11)상에 패드산화막(13)과 패드질화막(15) 및 감광막패턴(17)을 차례로 적층한다.
그다음, 도 1b에 도시된 바와같이, 상기 패드질화막(15)과 패드산화막(13) 및 실리콘기판(11)을 식각하여 트렌치(19)을 형성한다.
이어서, 도 1c에 도시된 바와같이, 셀간 리키지 및 접합 리키지 전류를 막기 위해 트렌치(19)표면에 열산화막(21)을 성장시키고, 이어 후속공정에서 형성될 HDP-CVD 산화막 증착시에 발생될 수 있는 표면공격을 억제하기 위해 나이너 질화막(23)을 얇게 증착한다.
그다음, 도 1d에 도시된 바와 같이, 상기 트렌치(19)를 포함한 패드질화막(15)상에 상기 트렌치(19)를 매립할 정도로 HDPCVD 산화막(25)을 증착한다.
이후, 상기 HDPCVD산화막(25) 및 패드질화막(15)을 CMP공정 및 습식케미칼을 이용한 딥(wet dip)공정 그리고 질화막 제거공정을 통해 순차적으로 식각하여 트렌치소자분리막(미도시)을 형성한다.
그러나, 상기와 같은 종래기술에 의하면, 라이너 질화막과 후속공정에서 증착하는 HDP CVD 산화막은 스트레스 물성이 정반대이므로 직접 콘택되면 버블(bobble) 형태의 결함이 발생되는 문제가 있다.
또한, 패드질화막 제거시에 패드질화막을 제거하기 위한 인산(H3PO4)의 습식시간의 과도로 인해 측벽산화막 및 라이너질화막의 꺼짐이 깊어져 모우트가 확대되는 현상이 발생되고 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 기존 STI 공정에 적용되는 패드물질인 열산화막/CVD 질화막대신에 적층 다중 패드물질을 사용하여 질화막 습식각 시간을 줄여 라이너질화막의 꺼지는 현상을 억제하여 모우트를 줄일 수 있는 반도체소자의 트렌치소자분리막 형성방법 을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 트렌치소자분리막 형성방법은,
반도체기판상에 제1패드산화막과 제1패드질화막을 형성하는 단계;
상기 제1패드질화막상에 제2패드산화막과 제2패드질화막을 순차적으로 적층 하는 단계;
상기 제2패드질화막, 제2패드산화막, 제1패드질화막, 제1패드산화막 및 반도체기판을 순차적으로 제거하여 상기 반도체기판내에 트렌치를 형성하는 단계;
상기 트렌치를 포함한 전체 구조의 상면에 Ta2O5 박막을 형성하는 단계;
상기 Ta2O5 박막상에 질화막을 형성하는 단계;
상기 질화막상에 갭매립하는 HDP산화막을 형성하는 단계; 및
상기 HDP산화막과 질화막, Ta2O5 박막, 제2패드질화막, 제2패드산화막, 제1패드질화막을 순차적으로 제거하여 소자분리막을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 트렌치소자분리막 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 트렌치소자분리막 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 트렌치소자분리막 형성방법은, 도 2a에 도시된 바와같이, 먼저 반도체기판(31)상에 패드산화공정을 실시하여 제1패드산화막(33)을 성장시킨후 제1패드질화막(35)을 증착한다. 이때, 상기 제1패드산화막은 750∼1050℃ 범위 온도에서 형성한 열적산화막 또는 550∼900℃ 범위 온도에서 형성한 CVD 산화막을 사용하며, 상기 제1패드산화막의 두께는 10∼50Å정도이다.
또한, 상기 제1패드질화막은 550∼800℃ 범위 온도에서 형성한 CVD 질화막이거나 600∼800℃ 온도의 싱글 챔버식(single chember type) 장치를 이용하여 형성한 질화막을 사용하며, 제1패드질화막의 두께는 50∼500Å이다.
그다음, 상기 제1패드질화막(35)상에 제2패드산화막(37)과 제2패드질화막 (39)을 차례로 증착하여 다층 패드층 구조를 완성한다. 이때, 상기 제2산화막은 750∼1050℃ 범위 온도에서 50∼500Å 두께의 CVD산화막을 사용한다. 또한, 상기 제2패드질화막은 550∼800℃ 범위 온도에서 형성한 CVD 질화막이거나 싱글 챔버식 장치를 이용하여 형성한 질화막이고, 두께는 300∼1500Å정도로 증착한다.
이어서, 도 2b에 도시된 바와같이, 상기 다층 패드층구조를 이루는 제2패드질화막(39)상에 필드형성영역을 한정하는 감광막패턴(미도시)을 형성한후 이를 마스크로 상기 다층 패드층구조를 순차적으로 패터닝하여 상기 실리콘기판(31)내에 트렌치(41)를 형성한다.
그다음, 도 2c에 도시된 바와같이, 상기 트렌치(41)의 측면에 측벽산화막 (43)을 형성한후 모우트 억제를 위해 트렌치(41)를 포함한 전체 구조의 표면에 라이너 Ta2O5박막(45)을 증착하고 이어 그 위에 기판표면 데미지를 억제하기 위한 라이너질화막(47)을 증착한다.
이어서, 필요에 따라 하부 라이너 질화막(47)과 후속공정에서 증착될 HDP CVD산화막의 스트레스 버퍼가 될 CVD산화막(49)을 얇게 증착한다.
그다음, 도 2d에 도시된 바와같이, 상기 트렌치(41)를 포함한 전체 구조의 상면에 HDP CVD산화막(51)을 증착한후 CMP공정을 진행하여 제2패드산화막(37)의 일부두께까지 제거한다. 이때, CMP 공정시에 제2패드산화막을 50∼100Å 두께만큼 남기는 타겟으로 진행한다.
이어서, 나머지 제2패드산화막(37)을 습식 케미칼용액을 이용하여 제거한다. 이때, 라이너 Ta2O5박막/질화막은 식각내성이 우수하므로 식각되지 않는다. 또한, 산화막 습식식각시에 산화막의 식각률을 비교해 볼때, DI 워터 : HF 가 5 : 1일때 열적산화막은 약 10 Å/초 정도이고, Ta2O5박막은 0.125Å/초이며, DI 워터 : HF 가 50 : 1일때 열적산화막은 약 1 Å/초 정도이고, Ta2O5박막은 0.0125Å/초 정도가 나타남을 알 수 있다.
그다음, 도 2d에 도시된 바와같이, 질화막 제거공정을 통해 제1패드질화막 (35)를 제거하므로써 셀간 절연을 완성한다. 이때, 상기 질화막 제거공정 진행시에 인산 딥공정시간을 제1패드질화막 두께 대비 30% 이내의 과도식각되도록 진행하여 라이너 질화막의 꺼짐 현상을 최소화한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 트렌치소자분리막 형성방법에 의하면, 패드물질로서 적층 다중 패드층(ONON) 구조를 사용하여 질화막 습식케미칼, 예를들어 H3PO4(인산)의 습식시간(dip time)을 줄여 라이너질화막의 꺼지는 현상을 억제하여 모우트를 줄일 수 있다.
또한, 라이너 Ta2O5 층을 적용하므로써 기존의 측벽산화막의 꺼짐에 따른 모우트 확대현상을 방지할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (12)

  1. 반도체기판상에 제1패드산화막과 제1패드질화막을 형성하는 단계;
    상기 제1패드질화막상에 제2패드산화막과 제2패드질화막을 순차적으로 적층하는 단계;
    상기 제2패드질화막, 제2패드산화막, 제1패드질화막, 제1패드산화막 및 반도체기판을 순차적으로 제거하여 상기 반도체기판내에 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 전체 구조의 상면에 Ta2O5 박막을 형성하는 단계;
    상기 Ta2O5 박막상에 질화막을 형성하는 단계;
    상기 질화막상에 갭매립하는 HDP산화막을 형성하는 단계; 및
    상기 HDP산화막과 질화막, Ta2O5 박막, 제2패드질화막, 제2패드산화막, 제1패드질화막을 순차적으로 제거하여 소자분리막을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  2. 제1항에 있어서, 상기 제1패드산화막은 750∼1050℃ 범위 온도에서 형성한 열적산화막인 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  3. 제1항에 있어서, 상기 제1패드산화막은 550∼900℃ 범위 온도에서 형성한 CVD 산화막인 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  4. 제2항 또는 제3항에 있어서, 상기 제1패드산화막의 두께는 10∼50Å인 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  5. 제1항에 있어서, 상기 제1패드질화막은 550∼800℃ 범위 온도에서 형성한 CVD 질화막이거나 600∼800℃ 온도의 싱글 챔버식 장치를 이용하여 형성한 질화막인 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  6. 제5항에 있어서, 제1패드질화막의 두께는 50∼500Å인 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  7. 제1항에 있어서, 상기 제2패드산화막은 750∼1050℃ 범위 온도에서 50∼500Å 두께의 CVD산화막인 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  8. 제1항에 있어서, 상기 제2패드질화막은 550∼800℃ 범위 온도에서 형성한 CVD 질화막이거나 싱글 챔버식 장치를 이용하여 형성한 질화막이고, 두께는 300∼1500Å인 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  9. 제1항에 있어서, 상기 트렌치형성후 Ta2O5 박막을 형성하기 전에 트렌치표면에 측벽산화막을 형성하는 공정을 더 포함하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  10. 삭제
  11. 제1항에 있어서, 상기 HDP산화막과 질화막, Ta2O5 박막, 제2패드질화막, 제2패드산화막, 제1패드질화막을 순차적으로 제거하는 단계는, CMP공정과 습식케미칼 딥공정 및 질화막 제거공정을 통해 이루어지는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  12. 제11항에 있어서, CMP 공정시에 제2패드산화막을 50∼100Å 두께만큼 남기는 타겟으로 진행하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990055165A (ko) * 1997-12-27 1999-07-15 김영환 트렌치를 이용한 소자분리막 형성 방법
KR20000004748A (ko) * 1998-06-30 2000-01-25 김영환 반도체장치의 소자분리막 형성방법
KR20010059163A (ko) * 1999-12-30 2001-07-06 박종섭 반도체소자의 소자분리막 형성방법
KR20020072657A (ko) * 2001-03-12 2002-09-18 삼성전자 주식회사 트렌치 소자 분리형 반도체 장치 및 트렌치형 소자 분리막형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990055165A (ko) * 1997-12-27 1999-07-15 김영환 트렌치를 이용한 소자분리막 형성 방법
KR20000004748A (ko) * 1998-06-30 2000-01-25 김영환 반도체장치의 소자분리막 형성방법
KR20010059163A (ko) * 1999-12-30 2001-07-06 박종섭 반도체소자의 소자분리막 형성방법
KR20020072657A (ko) * 2001-03-12 2002-09-18 삼성전자 주식회사 트렌치 소자 분리형 반도체 장치 및 트렌치형 소자 분리막형성방법

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