KR20040050632A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

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Abstract

본 발명은 트렌치 식각 공정시 블로킹막으로 이용되는 패드 질화막의 상부에 산화막을 증착 한 후 블랭킷 건식각 공정을 진행하여 패드 질화막의 측벽에 라운딩 형상의 스페이서를 형성하고, 스페이서의 자연적인 라운딩이 트렌치 공정에 그대로 반영되도록 식각 공정을 진행함으로써 트렌치의 탑코너에 라운딩 프로파일을 확보할 수 있는 이점이 있다.

Description

반도체 소자의 소자 분리막 형성 방법{METHOD FOR FORMING ISOLATION OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것이며, 특히, 셸로우 트랜치 절연체(STI) 구조 제조 방법에 관한 것이고, 더욱 상세하게는 STI 탑코너부의 라운딩 프로파일을 확보하기 위한 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
일반적으로, 실리콘기판 상에 트렌지스터와 커패시터등을 형성하기 위하여 실리콘기판에는 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역을 형성하게 된다.
종래의 소자분리기술로는 로커스(LOCal Oxidation of Silicon: 이하 LOCOS라 함)와 STI(Shallow trench isolation)의 두가지 기술이 있다.
첫 번째 방법인 LOCOS 방법은 실리콘 기판 상에 질화막을 증착 한 후 사진 및 식각 공정을 통해 소자 분리막을 형성하기 위한 영역에만 질화막 패턴을 남긴 후 그 표면을 산화시켜 필드 산화막을 형성하여 소자 분리를 하는 방법이다.
그러나, 소자설계치수가 서브마이크론(submicron) 이하로 줄어드는 대용량의 메모리소자에 있어서는 LOCOS 공정이 가지는 공정의 한계에 의해 사용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.
두 번째로, STI 방법은 실리콘 기판에 질화막을 증착 한 후 사진 및 식각 공정을 통해 실리콘 기판에 일정 깊이를 갖는 트렌치를 형성하고 트렌치 내부를 산화막으로 채우고 CMP 공정을 통해 불필요한 산화막을 제거하여 소자 분리를 하는 공정이다.
도1은 종래 기술에 의한 반도체 소자의 소자 분리막 형성 공정을 나타낸 단면도이다.
이를 참조하면, 종래 STI형 소자 분리 방법은 우선, 실리콘 기판(10)에 패드산화막(12)과 패드 질화막(13)을 일정 두께로 차례로 증착한 후에 소자 분리 영역을 확보하기 위한 마스크 및 식각 공정을 실시하여 질화막(13) 및 패드 산화막(12)을 패터닝한다.
이어서, 패터닝된 패드 질화막(14) 및 패드산화막(12)을 마스크로 삼아 개방된 기판(10) 표면에 소정 깊이의 트렌치를 형성하고, 트렌치 식각시 발생하는 기판 손상을 줄이기 위해 트렌치내에 희생 산화막을 형성한다.
그리고 나서, 다시 트렌치 내부에 사이드월 산화막(11)을 형성하고 고밀도 플라즈마(high density plasma) 방식을 이용하여 트렌치 내부를 충분히 매립할 정도의 두께로 갭필 산화막(14)을 증착한다.
상기의 갭필 산화막을 증착한 결과물의 표면을 화학적 기계적 연마(Chemical Mechanical Polishing; 이하 "CMP"라 함) 공정을 실시하여 패드 질화막(13) 표면까지 평탄화한다. 그 다음, 도면에 도시하지는 않았지만 패드 질화막을 제거하고, 세정 공정을 실시하여 STI형 소자분리막을 완성한다.
그런데, 이러한 종래 기술에 의한 STI형 소자 분리막 제조 공정은 도 1에 나타난 바와 같이 패드 산화막(12)의 측벽 부위가 식각되어 갭필 산화막 공정시 보이드가 유발된다. 이러한 보이드는 상부면의 산화막이 깊게 파이면서 소자 분리막의 에지 부위에 모트(moat)로 이어지기 때문에, 기판의 활성 영역과 소자 분리막의 경계 부위의 탑코너에서 생성된 모트 부위에는 프로파일이 가파르고 샤프하여 게이트 산화막 성장이 균일하지 못하여 트랜지스터의 특성 열화인 HUMP 현상이 발생하게된다.
상기와 같은 문제점을 해결하기 위한 본 발명은 패드 질화막 측벽의 사이드월 스페이서의 자연적인 탑 코너의 라운딩을 트렌치의 탑 코너부에 그대로 반영함으로써 트렌치의 탑 코너 라운딩 프로파일을 구현할 수 있도록 하는 반도체 소자의소자 분리막 형성 방법을 제공하기 위한 것이다.
도1은 종래 기술에 의한 반도체 소자의 소자 분리막 형성 공정을 나타낸 단면도이다.
도2a 내지 도2f는 본 발명에 의한 반도체 소자의 소자 분리막 형성 공정을 나타낸 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 반도체 기판 101 : 패드 산화막
102 : 패드 질화막 103 : 산화막
104 : 희생 산화막 105 : 갭필 산화막
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판 상에 패드 산화막 및 패드 질화막을 증착하는 단계와; 상기 패드 질화막 및 패드 산화막에 대해 사진 및 식각 공정을 진행하여 패터닝 하여 액티브 영역과 필드 영역을 정의하는 단계와; 상기 액티브 영역과 필드 영역이 정의된 결과물 상부에 산화막을 증착하는 단계와; 상기의 산화막을 식각하여 상기 패드 산화막 및 패드 질화막의 측벽에 라운딩 형태의 사이드월 스페이서가 형성되도록 하는 단계와; 상기의 사이드월 스페이서의 라운딩이 반영 되도록 식각 공정을 진행하여 실리콘 기판에 트렌치를 형성하는 단계와; 상기 트렌치 내부를 충분히 매립할 정도의 두께로 갭필 산화막을 증착한 후 통상의 공정을 진행하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
이와 같이 본 발명은 블로킹 막으로 이용되는 질화막 상부에 산화막을 증착한 후 블랭킷 식각으로 라운딩 형상의 사이드월 스페이서를 형성한 다음, 사이드월 스페이서의 자연적인 탑코너 라운딩을 트렌치 형성 공정시 실리콘 기판에 그대로반영함으로써 트렌치 탑코너부의 라운딩 프로파일을 확보할 수 있다.
이때, 상기 패드 질화막은 블로킹 역할을 할 수 있도록 1400~2000Å의 두께로 증착하는 것이 바람직하다.
또한, 상기의 사이드월 스페이서는 라운딩 형태로 형성되도록 하기 위해 블랭킷 건식각 공정을 통해 식각 하는 것이 바람직하다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2f는 본 발명에 의한 반도체 소자의 소자 분리막 형성 공정을 나타낸 단면도들이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(100) 상에 패드 산화막(101) 및 패드 질화막을 일정 두께로 형성한다. 이때, 상기 패드 산화막(101)은 패드 질화막(102)의 스트레스 완충막 역할을 하도록 건식 산화 공정을 실시하여 100Å 정도 성장시킨다. 또한, 패드 질화막(102)은 후속 트렌치 식각 공정에서의 블로킹(Blocking) 역할을 해야하므로 1400~2000Å의 두께로 증착하는 것이 바람직하다.
이어서 도2b에 도시된 바와 같이, 소자 분리 영역을 확보하기 위하여 상기의 패드 질화막(102) 및 패드 산화막(101)에 대해 사진 및 식각 공정을 진행하여 패터닝 하여 액티브 영역과 필드 영역을 정의한다.
그런 다음, 도2c에 도시된 바와 같이 상기 액티브 영역과 필드 영역이 정의된 결과물 상에 산화막(103)을 증착한다. 이때, 상기의 산화막(103)은 저온 또는 고온에서 CVD 방식으로 하부의 실리콘 기판(100)과의 반응 없이 증착하는 것이 바람직하다.
이어서, 상기의 산화막(103)이 증착된 결과물에 도2d에 도시된 바와 같이 식각 공정을 진행하여 상기의 패드 산화막(101) 및 패드 질화막(102)의 측벽에 사이드월 스페이서(103')가 형성되도록 한다. 이때 상기 산화막(103) 식각 공정을 통한 스페이서(103') 형성 공정은 스페이서의 상부가 자연적인 라운딩을 갖도록 CF3, CF4, Ar 등을 이용한 건식각 공정으로 진행하는 것이 바람직하다.
상기 스페이서(103')의 자연 적인 라운딩은 후속 트렌치 형성 공정시 트렌치 탑 코너를 라운딩되게 형성하는데 이용된다.
상기의 사이드월 스페이서(103')가 형성된 결과물에 도2e에 도시된 바와 같이 식각 공정을 진행하여 실리콘 기판(100)에 트렌치를 형성한다. 이때, 식각량은 실리콘 기판(100): 사이드월 스페이서(103'): 패드 질화막 = 3 : 1 : 0의 비율로 식각 되도록 하는 것이 바람직하다.
이와 같이 사이드월 스페이서(103')가 갖는 라운딩이 트렌치 식각 공정시 실리콘 기판(100)에 그대로 반영되어, 트렌치의 탑코너의 라운딩 프로파일이 형성된다.
그리고 나서, 도2f에 도시된 바와 같이 실리콘 기판(100)의 손상을 방지하기위하여 희생 산화막(104)을 일정 두께로 형성한 다음 트렌치 내부를 충분히 매립할 정도의 두께로 갭필 산화막(105)을 증착한다.
이어서, CMP 공정을 통하여 일정 두께를 갭필 산화막(105)을 제거하고 평탄화한 다음, 인산(H3PO4) 용액을 이용한 습식각 공정으로 패드 산화막(102)을 제거하여 소자 분리막(105)을 형성한다.
이와 같이 본 발명은 블로킹 막으로 이용되는 질화막 상부에 산화막을 증착한 후 블랭킷 식각으로 라운딩 형상의 사이드월 스페이서를 형성한 다음, 사이드월 스페이서의 자연적인 탑코너 라운딩을 트렌치 형성 공정시 실리콘 기판에 그대로 반영함으로써 트렌치 탑코너부의 라운딩 프로파일을 확보할 수 있다.
상기한 바와 같이 본 발명은 트렌치 탑 코너의 라운딩 프로파일을 확보하여 탑코너의 모트를 방지함으로써 에지 모트에 의한 트랜지스터의 특성 열화를 방지하여 소자의 특성을 향상시킬 수 있는 이점이 있다.

Claims (3)

  1. 실리콘 기판 상에 패드 산화막 및 패드 질화막을 증착하는 단계와,
    상기 패드 질화막 및 패드 산화막데 대해 사진 및 식각 공정을 진행하여 패터닝 하여 액티브 영역과 필드 영역을 정의하는 단계와,
    상기 액티브 영역과 필드 영역이 정의된 결과물 상부에 산화막을 증착하는 단계와,
    상기 산화막을 식각하여 상기 패드 산화막 및 패드 질화막의 측벽에 라운딩 형태의 사이드월 스페이서가 형성되도록 하는 단계와,
    상기의 사이드월 스페이서의 라운딩이 반영 되도록 식각 공정을 진행하여 실리콘 기판에 트렌치를 형성하는 단계와,
    상기 트렌치 내부를 충분히 매립할 정도의 두께로 갭필 산화막을 증착한 후 통상의 공정을 진행하여 소자분리막을 형성하는 단계를
    포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1항에 있어서, 상기 패드 질화막은 블로킹 역할을 할 수 있도록 1400~2000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 1항에 있어서, 상기 라운딩 형태의 사이드월 스페이서는 블랭킷 건식각 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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