KR20040060403A - 반도체소자의 ｓｔｉ형 소자분리막 형성방법 - Google Patents

반도체소자의 ｓｔｉ형 소자분리막 형성방법 Download PDF

Info

Publication number
KR20040060403A
KR20040060403A KR1020020087193A KR20020087193A KR20040060403A KR 20040060403 A KR20040060403 A KR 20040060403A KR 1020020087193 A KR1020020087193 A KR 1020020087193A KR 20020087193 A KR20020087193 A KR 20020087193A KR 20040060403 A KR20040060403 A KR 20040060403A
Authority
KR
South Korea
Prior art keywords
oxide film
cmp
film
slurry
pad
Prior art date
Application number
KR1020020087193A
Other languages
English (en)
Other versions
KR100492777B1 (ko
Inventor
정종구
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2002-0087193A priority Critical patent/KR100492777B1/ko
Priority to US10/609,977 priority patent/US20040123528A1/en
Publication of KR20040060403A publication Critical patent/KR20040060403A/ko
Application granted granted Critical
Publication of KR100492777B1 publication Critical patent/KR100492777B1/ko

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09G—POLISHING COMPOSITIONS; SKI WAXES
    • C09G1/00—Polishing compositions
    • C09G1/02—Polishing compositions containing abrasives or grinding agents
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K3/00—Materials not provided for elsewhere
    • C09K3/14—Anti-slip materials; Abrasives
    • C09K3/1409—Abrasive particles per se
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 산화막 CMP용 슬러리 조성물 및 이를 이용한 반도체소자의 STI형 소자분리막 형성방법에 관한 것으로, 질화막에 대하여 친화도가 높은 음이온성 화합물 및 구형의 입자를 갖는 알루미나 또는 실리카 등의 연마제를 포함하는 슬러리를 사용함으로써, 산화막에 대한 높은 연마선택비를 갖는 연마공정을 수행하여 스크래치가 유발되지 않는 STI형 소자분리막을 형성할 수 있다.

Description

반도체소자의 ＳＴＩ형 소자분리막 형성방법{Method for Forming STI Type Device Isolation Film of Semiconductor Device}
본 발명은 산화막 CMP용 슬러리 조성물 및 이를 이용한 반도체소자의 STI형 소자분리막 형성방법에 관한 것으로, 더욱 상세하게는 얇은 트렌치 소자분리(Shallow Trench Isolation; 이하 "STI"라 칭함) 공정을 이용하여 반도체기판에 소자분리영역을 형성할 때에 질화막에 대하여 친화도가 높은 첨가제를 함유하는 슬러리를 사용한 화학적 기계적 연마(Chemical Mechanical Polishing; 이하 "CMP"라 칭함) 공정으로 스크래치가 유발되지 않는 STI형 소자분리막을 형성하는 방법에 관한 것이다.
일반적으로 반도체기판 상에 트랜지스터 및 캐패시터 등을 형성하기 위하여, 반도체기판에 전기적으로 통전(通電)이 가능한 활성영역(Active Region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역(Device Isolation Region)을 형성한다.
이와 같이 소자를 분리시키기 위한 공정에는 열산화방법을 사용하여 반도체기판 상에 형성된 두꺼운 산화막을 선택적으로 성장시켜 소자분리영역을 형성하는 로코스(Local Oxidation of Silicon; LOCOS) 공정이 있다.
그러나, 반도체소자가 고집적화 됨에 따라 로코스 공정으로는 소자의 크기 축소와 소자간의 전기적 절연이 어렵기 때문에, 이를 개선하기 위하여 제안된 방법의 하나가 STI 공정이다.
상기한 STI 공정은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고, 이 트렌치에 절연물질인 산화막을 증착시킨 다음, CMP 공정으로 상기 산화막의 불필요한 부분을 식각함으로써 반도체기판에 소자분리영역을 형성시키는 것이다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체소자의 STI형 소자분리막 형성방법을 도시한 공정 단면도이다.
도 1a를 참조하면, 반도체기판(10) 상부에 패드산화막(12) 및 패드질화막 (14)을 순차적으로 형성한다.
도 1b를 참조하면, 소자분리마스크(미도시)를 이용한 사진식각공정으로 상기 패드질화막(14), 패드산화막(12) 및 일정두께의 반도체기판(10)을 식각하여 반도체기판의 소자분리영역으로 예정된 부위에 트렌치(trench)를 형성한다. 이때, 트렌치 식각후 패드질화막(14)의 두께는 t1이다.
도 1c를 참조하면, 트렌치의 내벽 즉, 트렌치 형성으로 인해 식각되어 노출된 반도체기판(10)의 저부 및 측벽과 패드산화막(12)의 측벽에 측벽산화막(16)을 형성한다.
여기서, 측벽산화막(16) 형성은 트렌치 형성시에 발생될 수 있는 디펙트를 제거하고, 트렌치의 저부 및 측벽과 후속공정으로 형성되는 매립산화막 사이에 생기는 인터페이스 트랩 챠지(interface trap charge)를 줄이기 위한 것이다.
도 1d를 참조하면, 전체표면 상부에 매립산화막(18)을 형성한다. 이때, 공정 특성으로 인해 셀영역에 형성된 매립산화막(18)의 두께(t2)가 주변회로영역에 형성된 매립산화막(18)의 두께(t3)보다 작다.
도 1e를 참조하면, 패드질화막(14)을 연마방지막으로 하여 패드질화막(14)이 노출될 때까지 매립산화막(18)에 CMP 공정을 실시한다. 이때, CMP 공정후 최종 패드질화막(14)의 두께(t4)는 트렌치 식각 후의 패드질화막(14)의 두께(t1) 보다 작다.
이때, 단차가 있는 상기 매립산화막(18)을 효율적으로 평탄화시키기 위해서는 산화막에 대한 연마선택비가 높은 슬러리를 사용하여야 하므로, 매립산화막(18) CMP 공정에는 연마제로서 실리카(SiO2) 또는 알루미나(Al2O3)를 포함하는 일반적인 산화막 CMP용 슬러리가 아닌, 산화막에 대한 연마선택비를 높이기 위하여 연마제로서 세리아(CeO2)를 포함하는 슬러리(도 2 참조)를 사용하게 된다.
그러나, 입자가 크고 거친 세리아의 특성으로 인해 CMP 공정이 적용된 부위에 다량의 스크래치(20)가 발생되는 문제점이 있다.
도 1f를 참조하면, 상기 결과물로부터 패드질화막(14)을 제거하여도 반도체기판(10)까지 깊이 파인 스크래치(20)가 제거되지 않음을 알 수 있다.
도 1g는 도 1f의 결과를 나타내는 SEM 사진으로서, 산화막에 대해 고선택비를 갖는 슬러리를 사용하여 매립산화막(18)에 CMP 공정을 실시하고 나서, 패드질화막(14)을 제거한 후의 평면상태를 도시한다. 첨부된 사진에서 보이는 바와 같이, 넓은 지역에 걸쳐서 다량의 스크래치가 발생하였음을 알 수 있다.
상기한 바와 같이, 종래에는 산화막에 대한 연마선택비를 높이기 위하여 입자가 크고 거친 세리아를 포함하는 슬러리를 사용하여 CMP 공정을 실시함으로써 스크래치를 다량 발생시켰다. 스크래치가 발생하면 소자의 페일(fail)을 유발하여 수율의 저하에 영향을 미치는 문제점이 있다.
본 발명의 목적은 반도체기판에 스크래치가 유발되지 않는 STI형 소자분리막을 형성하기 위하여, 질화막에 대하여 친화도가 높은 첨가제 및 구형의 입자를 갖는 실리카 또는 알루미나를 함유하는 산화막 CMP용 슬러리 조성물 및 이를 이용한 반도체소자의 STI형 소자분리막 형성방법을 제공하는 것이다.
도 1a 내지 도 1f는 종래기술에 따른 반도체소자의 STI형 소자분리막 형성방법을 도시한 공정 단면도.
도 1g는 도 1f의 결과를 나타내는 SEM 사진.
도 2는 종래에 사용된 슬러리의 형상을 나타내는 SEM 사진.
도 3a 내지 도 3g는 본 발명에 따른 반도체소자의 STI형 소자분리막 형성방법을 도시한 공정 단면도.
도 4는 본 발명에서 사용되는 슬러리의 형상을 나타내는 SEM 사진.
<도면의 주요부분에 대한 부호의 설명>
10, 100 : 반도체기판 12, 102 : 패드산화막
14, 104 : 패드질화막 16, 106 : 측벽산화막
18, 108 : 매립산화막 20 : 스크래치
110 : 첨가제 112 : 연마제
상기 목적을 달성하기 위한 본 발명의 산화막 CMP용 슬러리 조성물은 (i) 음이온성 화합물 및 (ii) 연마제로서 실리카(SiO2) 또는 알루미나(Al2O3)를 포함한다.
상기 본 발명에 따른 산화막 CMP용 슬러리 조성물에 있어서, 상기 음이온성 화합물은 RCO2M, ROSO3M, RSO3M, RPO4M2및 R3N으로 이루어진 군으로부터 선택되는 하나 이상의 화합물이고 (단, 상기 식에서 R은 직쇄 또는 측쇄 치환되거나 또는 비치환된 C10-C50의 지방족 탄화수소 그룹; 또는 직쇄 또는 측쇄 치환되거나 또는 비치환된 C10-C50의 방향족 탄화수소 그룹이고, M은 수소이온; Na+또는 K+등의 알칼리금속 이온; Mg2+또는 Ca2+등의 알칼리토금속 이온; 또는 NH4 +이며, R3N의 경우 R은 서로 같거나 또는 다른 것임), 상기 직쇄 또는 측쇄 치환된 지방족 및 방향족 탄화수소 그룹은 에틸렌옥사이드, 탄소간 이중결합 또는 탄소간 삼중결합을 적어도 하나 이상 포함하는 것으로, 보다 상세하게는 라우르산(lauric acid), 올레산(oleic acid), 스테아르산(stearic acid), 소디움 라우릭 설페이트(sodium lauric sulfate), 소디움 라우릴 에테르 설페이트(sodium lauryl ether sulfate), 암모늄라우릴 설페이트(ammonium lauryl sulfate), 트리에탄올암모늄 라우릴 설페이트(triethanol ammonium lauryl sulfate), 소디움 옥틸 설페이트(sodium octyl sulfate), 도데실 벤젠 술폰산(dodecyl benzene sulfonic acid), 소디움 도데실 벤젠 술포네이트(sodium dodecyl benzene sulfonate), 모노 라우릴 포스페이트(mono lauryl phosphate), 라우릴 에테르 포스페이트(lauryl ether phosphate) 및 디메틸 라우릴아민(dimethyl laurylamine)으로 이루어진 군으로부터 선택되는 것을 특징으로 한다.
상기 음이온성 화합물은 슬러리의 총 중량에 대해 0.01 내지 2중량%, 보다 바람직하게는 0.1 내지 1.5중량%의 비율로 사용되고, 상기 연마제의 크기는 20 내지 300nm으로, 슬러리의 총 중량에 대해 0.5 내지 40중량%의 비율로 사용되며, 상기 슬러리의 pH는 2 내지 9, 보다 바람직하게는 3 내지 7이다.
또한, 상기 목적을 달성하기 위한 반도체소자의 STI형 소자분리막 형성방법은 (a) 반도체기판 상부에 패드산화막 및 패드질화막을 순차적으로 형성하는 단계; (b) 소자분리마스크를 이용한 사진식각공정으로 상기 패드질화막, 패드산화막 및 일정두께의 상기 반도체기판을 식각하여, 반도체기판의 소자분리영역으로 예정된 부위에 트렌치를 형성하는 단계; (c) 상기 트렌치 형성으로 인해 노출된 상기 반도체기판의 표면 및 상기 패드산화막의 측벽에 측벽산화막을 형성하는 단계; (d) 전체표면 상부에 매립산화막을 형성하는 단계; (e) 상기 패드질화막을 연마방지막으로 하여 상기 패드질화막이 노출될 때까지 전술한 본 발명의 산화막 CMP용 슬러리를 사용하여 상기 매립산화막에 CMP 공정을 실시하는 단계; 및 (f) 상기 결과물로부터 상기 패드질화막을 제거하는 단계를 포함한다.
상기 본 발명에 따른 반도체소자의 STI형 소자분리막 형성방법에 있어서, 상기 패드산화막은 O2소스를 이용한 건식산화법 또는 H2O 소스를 이용한 습식산화법에 의해 10 내지 200Å의 두께로 형성되는 것과,
상기 패드질화막은 SiH2Cl2및 NH3를 소스로 하는 LPCVD(Low Pressure Chemical Vapor Deposition) 방법 또는 SiH4및 NH3를 소스로 하는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법에 의해 200 내지 2000Å의 두께로 형성되는 것과,
상기 트렌치의 깊이는 1500 내지 3000Å인 것과, 상기 측벽산화막은 50 내지 200Å의 두께로 형성되는 것과,
상기 매립산화막은 HDP(high density plasma) 산화막, PE-TEOS(plasma enhanced-tetraethyl ortho silicate) 산화막, O3-TEOS(O3-tetraethyl ortho silicate) 산화막, APL(advanced planarization layer) 산화막, BPSG(borophospho silicate glass) 산화막, PSG(phospho silicate glass) 산화막 또는 이들의 조합인 것과,
상기 (e) 단계는 연마 압력을 2 내지 6psi로 하고, 테이블 회전수를 10 내지 700rpm(revolutions per minute) 또는 테이블 이동속도를 100 내지 700fpm(feet per minute)으로 하는 조건하에서 하드 패드를 사용하여 수행하는 것과,
상기 (f) 단계는 인산(H3PO4)을 주성분으로 사용하여 수행하는 것을 특징으로 한다.
한편, 본 발명의 원리는 다음과 같다.
본 발명에 따른 산화막 CMP용 슬러리는 질화막에 대하여 친화도가 높은 음이온성 화합물을 첨가제로 사용한 것으로, 상기 음이온성 화합물은 알킬그룹의 치환체로 이루어진 음전하를 띄는 물질로서 양의 전하를 띄는 질화막의 표면과 상호작용을 한다.
즉, STI형 소자분리막을 형성하기 위하여 본 발명에 따른 산화막 CMP용 슬러리를 사용하여 매립산화막에 CMP 공정을 실시하여 매립산화막을 제거할 때에, 연마방지막인 질화막이 노출되면 상기 음이온성 화합물과 질화막 표면이 양이온-음이온 상호작용을 한다.
그 결과, 질화막 표면은 연마제와의 접촉면적이 적어 연마속도가 낮고, 반대로 산화막 표면은 음의 전하를 띄어 상기 첨가제와 상호작용을 하지 않으므로 연마제와의 접촉면적이 크기 때문에 연마속도가 높다. 또한, 본 발명에 따른 산화막 CMP용 슬러리는 연마제로서 실리카 또는 알루미나와 같은 구형의 입자를 갖는 연마제를 사용하기 때문에 연마시 스크래치를 발생시키지 않는다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 3a 내지 도 3g는 본 발명에 따른 반도체소자의 STI형 소자분리막 형성방법을 도시한 공정 단면도이다.
도 3a을 참조하면, 반도체기판(100) 상부에 패드산화막(102) 및 패드질화막 (104)을 순차적으로 형성한다.
패드산화막(102)은 O2소스를 이용한 건식산화법 또는 H2O 소스를 이용한 습식산화법을 사용하여 10 내지 200Å의 두께로 형성하고, 패드질화막(104)은 SiH2Cl2및 NH3를 소스로 하는 LPCVD 방법 또는 SiH4및 NH3를 소스로 하는 PECVD 방법을 사용하여 200 내지 2000Å의 두께로 형성한다.
도 3b를 참조하면, 소자분리마스크(미도시)를 이용한 사진식각공정으로 패드질화막(104), 패드산화막(102) 및 일정두께의 반도체기판(100)을 식각하여 반도체기판의 소자분리영역으로 예정된 부위에 1500 내지 3000Å 깊이의 트렌치(trench)를 형성한다. 이때, 트렌치 식각 후의 패드질화막(104)의 두께는 t1이다.
도 3c를 참조하면, 트렌치의 내벽, 보다 상세하게는 트렌치 형성으로 인해 식각되어 노출된 반도체기판(100)의 표면과 측벽 및 패드산화막(102)의 측벽에 측벽산화막(106)을 형성한다.
여기서, 측벽산화막(106) 형성은 트렌치 형성시에 발생될 수 있는 디펙트를 제거하고, 트렌치의 저부 및 측벽과 후속공정으로 형성되는 매립산화막 사이에 생기는 인터페이스 트랩 챠지(interface trap charge)를 줄이기 위한 것이다.
측벽산화막(106)은 로(furnace)에서 1000℃ 이상의 온도와 산소 분위기에서 50 내지 200Å의 두께로 형성한다.
도 3d를 참조하면, 전체표면 상부에 매립산화막(108)을 형성한다. 이때, 공정 특성으로 인해 셀영역에 형성된 매립산화막(108)의 두께(t2)가 주변회로영역에 형성된 매립산화막(108)의 두께(t3)보다 작다.
매립산화막(108)은 HDP(high density plasma) 산화막, PE-TEOS(plasma enhanced-tetraethyl ortho silicate) 산화막, O3-TEOS(O3-tetraethyl ortho silicate) 산화막, APL(advanced planarization layer) 산화막, BPSG(borophospho silicate glass) 산화막, PSG(phospho silicate glass) 산화막 또는 이들을 조합하여 패드질화막(104)으로부터 3000 내지 8000Å의 두께로 형성한다.
도 3e를 참조하면, 패드질화막(104)을 연마방지막으로 하여 패드질화막(104)이 노출될 때까지 매립산화막(108)에 CMP 공정을 실시한다.
이때 CMP 공정은 연마 압력을 2 내지 6psi로 하고, 회전형 장비인 Rotary Type 장비를 사용하는 경우 테이블 회전수를 10 내지 200rpm으로, 회전형 장비인 Orbital Type 장비를 사용하는 경우 테이블 회전수를 100 내지 700rpm으로, 선형 장비를 사용하는 경우 테이블 이동속도를 100 내지 700fpm으로 하는 조건하에서 하드 패드를 사용하여 수행하는 것이 바람직하다.
여기서, 매립산화막(108) CMP 공정에 사용되는 슬러리는 산화막 CMP용 슬러리로서, 질화막에 대하여 높은 친화도를 갖는 첨가제인 음이온성 화합물 및 연마제로서 구형의 입자를 갖는 실리카(SiO2) 또는 알루미나(Al2O3)를 포함하는 슬러리이다.
상기 CMP 공정 결과, 패드질화막(104) 표면은 연마제(112)와의 접촉면적이적어 연마속도가 낮고, 반대로 패드산화막(102) 표면은 음의 전하를 띄어 첨가제 (110)와 상호작용을 하지 않으므로 연마제(112)와의 접촉면적이 크기 때문에 연마속도가 높다. 또한, 상기 슬러리는 연마제(112)로서 실리카 또는 알루미나와 같은 구형의 입자를 갖는 연마제를 사용하기 때문에 연마시 스크래치를 발생시키지 않는다.
상기 본 발명에 따른 산화막 CMP용 슬러리 조성물에 있어서, 상기 음이온성 화합물은 RCO2M, ROSO3M, RSO3M, RPO4M2, R3N 또는 이들의 혼합물이다.
상기 식에서 R은 직쇄 또는 측쇄 치환되거나 또는 비치환된 C10-C50의 지방족 탄화수소 그룹; 또는 직쇄 또는 측쇄 치환되거나 또는 비치환된 C10-C50의 방향족 탄화수소 그룹이고, M은 수소이온; Na+또는 K+등의 알칼리금속 이온; Mg2+또는 Ca2+등의 알칼리토금속 이온; 또는 NH4 +이며, R3N의 경우 R은 서로 같거나 또는 다른 것이다.
상기 직쇄 또는 측쇄 치환된 지방족 및 방향족 탄화수소 그룹은 에틸렌옥사이드, 탄소간 이중결합 또는 탄소간 삼중결합을 적어도 하나 이상 포함하는 것이 바람직하다.
상기 음이온성 화합물의 구체적인 예로는 라우르산(lauric acid), 올레산 (oleic acid), 스테아르산(stearic acid), 소디움 라우릭 설페이트(sodium lauric sulfate), 소디움 라우릴 에테르 설페이트(sodium lauryl ether sulfate), 암모늄라우릴 설페이트(ammonium lauryl sulfate), 트리에탄올암모늄 라우릴 설페이트 (triethanolammonium lauryl sulfate), 소디움 옥틸 설페이트(sodium octyl sulfate), 도데실 벤젠 술폰산 (dodecyl benzene sulfonic acid), 소디움 도데실 벤젠 술포네이트(sodium dodecyl benzene sulfonate), 모노 라우릴 포스페이트 (mono lauryl phosphate), 라우릴 에테르 포스페이트(lauryl ether phosphate) 또는 디메틸 라우릴아민(dimethyl laurylamine)을 들 수 있다.
또한, 상기 음이온성 화합물은 슬러리의 총 중량에 대해 0.01 내지 2중량%의 비율로 사용되고, 바람직하게는 0.1 내지 1.5중량%의 비율로 사용된다. 상기 음이온성 화합물이 2중량% 보다 많이 사용되면 패턴 밀도가 높은 셀 영역의 경우 산화막과 질화막이 밀집되어 있기 때문에 많은 음이온성 화합물이 질화막과 상호작용을 하여 질화막과 이웃한 산화막에 대한 연마속도가 오히려 떨어지게 된다. 또한, 0.01중량% 보다 적게 사용되는 경우에는 본 발명에 따른 슬러리의 특성을 확보할 수 없다.
상기 연마제의 크기는 20 내지 300nm인 것이 바람직하고, 슬러리의 총 중량에 대해 0.5 내지 40중량%의 비율로 사용되는 것이 바람직한데, 보다 상세하게는 실리카의 경우 슬러리의 총 중량에 대해 5 내지 20중량%의 비율로 사용되고, 알루미나의 경우 5 내지 15중량%의 비율로 사용되는 것이 바람직하다.
상기 슬러리의 pH는 2 내지 9, 보다 바람직하게는 3 내지 7인 것이 바람직하다. 상기 pH 범위를 유지하기 위하여 인산(H3PO4), 탄산(H2CO3) 또는아세트산(CH3COOH)과 이들의 염으로 이루어진 완충용액(buffer solution)을 첨가한다.
도 3f를 참조하면, 패드질화막(104)을 연마방지막으로 하여 패드질화막(104)이 노출될 때까지 매립산화막(108)에 CMP 공정을 실시한 후의 결과를 나타내는 것으로, 스크래치를 유발하지 않고 STI형 소자분리막을 형성할 수 있음을 알 수 있다. 이때, CMP 공정후 최종 패드질화막(104)의 두께(t4)는 트렌치 식각 후의 패드질화막(104)의 두께(t1) 보다 작다.
도 3g를 참조하면, 상기 결과물로부터 인산(H3PO4)을 주성분으로 사용하여 패드질화막(104)을 제거한다.
이하, 본 발명을 실시예에 의거하여 상세히 설명한다. 단 본 발명이 하기의 실시예에 의해 국한되는 것은 아니다.
A. 본 발명의 슬러리 제조
실시예 1.
50 내지 300nm 크기의 실리카를 포함하고 있는 일반적인 산화막용 슬러리 (Bayer사 LEVASIL 50CK/30%V1) 90중량%에 소디움 라우릭 설페이트 1중량%를 응집하지 않도록 교반하면서 첨가하고, 탈이온수 9중량%를 더 첨가한 후, 혼합물이 완전히 혼합되어 안정화될 때까지 약 30분 동안 더 교반하여 pH 7의 본 발명의 슬러리를 제조하였다 (도 4 참조). 여기서 상기 실리카의 함량은 최종 슬러리의 총 중량에 대하여 15중량%이다.
실시예 2.
50 내지 300nm 크기의 알루미나를 포함하고 있는 일반적인 산화막용 슬러리 80중량%에 도데실 벤젠 설포네이트 10중량%를 응집하지 않도록 교반하면서 첨가하고, 탈이온수 10중량%를 더 첨가한 후, 혼합물이 완전히 혼합되어 안정화될 때까지 약 30분 동안 더 교반하여 pH 7의 본 발명의 슬러리를 제조하였다. 여기서 상기 알루미나의 함량은 최종 슬러리의 총 중량에 대하여 10중량%이다.
B. 본 발명의 슬러리를 사용한 반도체소자 제조
실시예 3.
상기 실시예 1에서 제조된 슬러리를 사용하여 연마 압력 4psi 및 테이블 회전수 80rpm(Rotary Type CMP 장비)의 조건하에서 하드 패드로 도 3d의 결과물에 CMP 공정을 실시하여 스크래치가 유발되지 않은 STI형 소자분리막이 형성된 반도체소자를 제조하였다.
실시예 4.
상기 실시예 2에서 제조된 슬러리를 사용하여 연마 압력 4psi 및 테이블 회전수 500rpm(Orbital Type CMP 장비)의 조건하에서 하드 패드로 도 3d의 결과물에 CMP 공정을 실시하여 스크래치가 유발되지 않은 STI형 소자분리막이 형성된 반도체소자를 제조하였다.
이상에서 설명한 바와 같이, 본 발명에서는 질화막에 대하여 친화도가 높은 음이온성 화합물 및 구형의 입자를 갖는 알루미나 또는 실리카 등의 연마제를 포함하는 슬러리를 사용함으로써, 산화막에 대한 높은 연마선택비를 갖는 연마공정을 수행하여 스크래치가 유발되지 않는 STI형 소자분리막을 형성할 수 있다.

Claims (18)

  1. (i) 음이온성 화합물 및 (ii) 연마제로서 실리카(SiO2) 또는 알루미나(Al2O3) 를 포함하는 산화막 CMP용 슬러리 조성물.
  2. 제 1 항에 있어서,
    상기 음이온성 화합물은 RCO2M, ROSO3M, RSO3M, RPO4M2및 R3N으로 이루어진 군으로부터 선택되는 하나 이상의 화합물인 것을 특징으로 하는 산화막 CMP용 슬러리 조성물 (단, 상기 식에서 R은 직쇄 또는 측쇄 치환되거나 또는 비치환된 C10-C50의 지방족 탄화수소 그룹; 또는 직쇄 또는 측쇄 치환되거나 또는 비치환된 C10-C50의 방향족 탄화수소 그룹이고, M은 수소이온; Na+또는 K+등의 알칼리금속 이온; Mg2+또는 Ca2+등의 알칼리토금속 이온; 또는 NH4 +이며, R3N의 경우 R은 서로 같거나 또는 다른 것임).
  3. 제 2 항에 있어서,
    상기 직쇄 또는 측쇄 치환된 지방족 및 방향족 탄화수소 그룹은 에틸렌옥사이드, 탄소간 이중결합 또는 탄소간 삼중결합을 적어도 하나 이상 포함하는 것을 특징으로 하는 산화막 CMP용 슬러리 조성물.
  4. 제 3 항에 있어서,
    상기 음이온성 화합물은 라우르산(lauric acid), 올레산(oleic acid), 스테아르산(stearic acid), 소디움 라우릭 설페이트(sodium lauric sulfate), 소디움 라우릴 에테르 설페이트(sodium lauryl ether sulfate), 암모늄 라우릴 설페이트 (ammonium lauryl sulfate), 트리에탄올암모늄 라우릴 설페이트(triethanol ammonium lauryl sulfate), 소디움 옥틸 설페이트(sodium octyl sulfate), 도데실 벤젠 술폰산(dodecyl benzene sulfonic acid), 소디움 도데실 벤젠 술포네이트 (sodium dodecyl benzene sulfonate), 모노 라우릴 포스페이트(mono lauryl phosphate), 라우릴 에테르 포스페이트(lauryl ether phosphate) 및 디메틸 라우릴아민(dimethyl laurylamine)으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 산화막 CMP용 슬러리 조성물.
  5. 제 1 항에 있어서,
    상기 음이온성 화합물은 슬러리의 총 중량에 대해 0.01 내지 2중량%의 비율로 사용되는 것을 특징으로 하는 산화막 CMP용 슬러리 조성물.
  6. 제 5 항에 있어서,
    상기 음이온성 화합물은 슬러리의 총 중량에 대해 0.1 내지 1.5중량%의 비율로 사용되는 것을 특징으로 하는 산화막 CMP용 슬러리 조성물.
  7. 제 1 항에 있어서,
    상기 연마제의 크기는 20 내지 300nm인 것을 특징으로 하는 산화막 CMP용 슬러리 조성물.
  8. 제 1 항에 있어서,
    상기 연마제는 슬러리의 총 중량에 대해 0.5 내지 40중량%의 비율로 사용되는 것을 특징으로 하는 CMP용 슬러리 조성물.
  9. 제 1 항에 있어서,
    상기 슬러리의 pH는 2 내지 9인 것을 특징으로 하는 산화막 CMP용 슬러리조성물.
  10. 제 9 항에 있어서,
    상기 슬러리의 pH는 3 내지 7인 것을 특징으로 하는 산화막 CMP용 슬러리 조성물.
  11. (a) 반도체기판 상부에 패드산화막 및 패드질화막을 순차적으로 형성하는 단계;
    (b) 소자분리마스크를 이용한 사진식각공정으로 상기 패드질화막, 패드산화막 및 일정두께의 상기 반도체기판을 식각하여, 반도체기판의 소자분리영역으로 예정된 부위에 트렌치를 형성하는 단계;
    (c) 상기 트렌치 형성으로 인해 노출된 상기 반도체기판의 표면 및 상기 패드산화막의 측벽에 측벽산화막을 형성하는 단계;
    (d) 전체표면 상부에 매립산화막을 형성하는 단계;
    (e) 상기 패드질화막을 연마방지막으로 하여 상기 패드질화막이 노출될 때까지 제 1 항 기재의 산화막 CMP용 슬러리를 사용하여 상기 매립산화막에 CMP 공정을 실시하는 단계; 및
    (f) 상기 결과물로부터 상기 패드질화막을 제거하는 단계를 포함하는 반도체소자의 STI형 소자분리막 형성방법.
  12. 제 11 항에 있어서,
    상기 패드산화막은 O2소스를 이용한 건식산화법 또는 H2O 소스를 이용한 습식산화법에 의해 10 내지 200Å의 두께로 형성되는 것을 특징으로 하는 반도체소자의 STI형 소자분리막 형성방법.
  13. 제 11 항에 있어서,
    상기 패드질화막은 SiH2Cl2및 NH3를 소스로 하는 LPCVD(Low Pressure Chemical Vapor Deposition) 방법 또는 SiH4및 NH3를 소스로 하는 PECVD(PlasmaEnhanced Chemical Vapor Deposition) 방법에 의해 200 내지 2000Å의 두께로 형성되는 것을 특징으로 하는 반도체소자의 STI형 소자분리막 형성방법.
  14. 제 11 항에 있어서,
    상기 트렌치의 깊이는 1500 내지 3000Å인 것을 특징으로 하는 반도체소자의 STI형 소자분리막 형성방법.
  15. 제 11 항에 있어서,
    상기 측벽산화막은 50 내지 200Å의 두께로 형성되는 것을 특징으로 하는 반도체소자의 STI형 소자분리막 형성방법.
  16. 제 11 항에 있어서,
    상기 매립산화막은 HDP(high density plasma) 산화막, PE-TEOS(plasma enhanced-tetraethyl ortho silicate) 산화막, O3-TEOS(O3-tetraethyl ortho silicate) 산화막, APL(advanced planarization layer) 산화막, BPSG(borophospho silicate glass) 산화막, PSG(phospho silicate glass) 산화막 또는 이들의 조합인 것을 특징으로 하는 반도체소자의 STI형 소자분리막 형성방법.
  17. 제 11 항에 있어서,
    상기 (e) 단계는 연마 압력을 2 내지 6psi로 하고, 테이블 회전수를 10 내지 700rpm(revolutions per minute) 또는 테이블 이동속도를 100 내지 700fpm(feet per minute)으로 하는 조건하에서 하드 패드를 사용하여 수행하는 것을 특징으로 하는 반도체소자의 STI형 소자분리막 형성방법.
  18. 제 11 항에 있어서,
    상기 (f) 단계는 인산(H3PO4)을 주성분으로 사용하여 수행하는 것을 특징으로 하는 반도체소자의 STI형 소자분리막 형성방법.
KR10-2002-0087193A 2002-12-30 2002-12-30 반도체소자의 ｓｔｉ형 소자분리막 형성방법 KR100492777B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2002-0087193A KR100492777B1 (ko) 2002-12-30 2002-12-30 반도체소자의 ｓｔｉ형 소자분리막 형성방법
US10/609,977 US20040123528A1 (en) 2002-12-30 2003-06-30 CMP slurry for semiconductor device, and method for manufacturing semiconductor device using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0087193A KR100492777B1 (ko) 2002-12-30 2002-12-30 반도체소자의 ｓｔｉ형 소자분리막 형성방법

Publications (2)

Publication Number Publication Date
KR20040060403A true KR20040060403A (ko) 2004-07-06
KR100492777B1 KR100492777B1 (ko) 2005-06-07

Family

ID=37352308

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0087193A KR100492777B1 (ko) 2002-12-30 2002-12-30 반도체소자의 ｓｔｉ형 소자분리막 형성방법

Country Status (1)

Country Link
KR (1) KR100492777B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772678B1 (ko) * 2005-09-27 2007-11-02 주식회사 하이닉스반도체 반도체 소자의 소자분리막 제조 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100701698B1 (ko) 2005-06-30 2007-03-29 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR101155062B1 (ko) * 2005-12-21 2012-06-11 삼성코닝정밀소재 주식회사 반도체 소자 절연막의 화학 기계적 연마용 수성 슬러리 및연마 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772678B1 (ko) * 2005-09-27 2007-11-02 주식회사 하이닉스반도체 반도체 소자의 소자분리막 제조 방법

Also Published As

Publication number Publication date
KR100492777B1 (ko) 2005-06-07

Similar Documents

Publication Publication Date Title
JP4537010B2 (ja) 化学機械的ポリシングスラリー及びこれを用いた化学機械的研磨方法
US6914001B2 (en) Chemical/mechanical polishing slurry, and chemical mechanical polishing process and shallow trench isolation process employing the same
JP5038199B2 (ja) 酸化物ｃｍｐのための組成物
US6114249A (en) Chemical mechanical polishing of multiple material substrates and slurry having improved selectivity
TW201632605A (zh) Cmp研磨液、基板的研磨方法及電子零件
KR101075491B1 (ko) 반도체 소자의 제조방법
WO2007108926A2 (en) Composition and method to polish silicon nitride
KR20200098709A (ko) 개선된 토포그래피를 갖는 텅스텐 벌크 연마 방법
EP0853335A2 (en) Slurry and process for the mechano-chemical polishing of semiconductor devices
KR20050049395A (ko) 고 선택도 콜로이드 실리카 슬러리
KR102649771B1 (ko) 연마 시 선택적 질화물 제거를 위한 수성의 음이온 작용성 실리카 슬러리 및 아민 카복실산 조성물, 및 이의 사용 방법
KR100492777B1 (ko) 반도체소자의 ｓｔｉ형 소자분리막 형성방법
US20040123528A1 (en) CMP slurry for semiconductor device, and method for manufacturing semiconductor device using the same
US20040014321A1 (en) Methods for manufacturing contact plugs for semiconductor devices
KR100507369B1 (ko) 반도체소자의 폴리 플러그 형성방법
JP3927270B2 (ja) 研磨剤、研磨方法および半導体装置の製造方法
KR100444311B1 (ko) 반도체소자의소자분리막제조방법
KR20200132755A (ko) 실리콘 이산화물 위의 실리콘 질화물을 연마하고 동시에 실리콘 이산화물의 손상을 억제하는 화학 기계적 연마 조성물 및 방법
KR20200132756A (ko) 강화된 결함 억제를 나타내고 산성 환경에서 실리콘 이산화물 위의 실리콘 질화물을 선택적으로 연마하는 화학 기계적 연마 조성물 및 방법
KR100583118B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100772678B1 (ko) 반도체 소자의 소자분리막 제조 방법
KR100355865B1 (ko) 반도체 소자용 절연막의 평탄화 방법 및 이에 사용되는연마제
KR100466422B1 (ko) Ｃｍｐ용 조성물
KR20040061263A (ko) 반도체소자의 ｓｔｉ형 소자분리막 형성방법
KR100802240B1 (ko) 역 선택비 슬러리를 이용한 반도체 소자의 소자분리 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080425

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee