KR20020073036A - 반도체소자의 제조방법 - Google Patents

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KR20020073036A
KR20020073036A KR1020010013192A KR20010013192A KR20020073036A KR 20020073036 A KR20020073036 A KR 20020073036A KR 1020010013192 A KR1020010013192 A KR 1020010013192A KR 20010013192 A KR20010013192 A KR 20010013192A KR 20020073036 A KR20020073036 A KR 20020073036A
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Abstract

패턴밀도의 차이에도 불구하고 더미패턴을 사용하지않고 CMP공정에서 디싱현상을 줄일 수 있는 반도체소자의 제조방법이 개시된다. 본 발명의 반도체소자의 제조방법은, 기판의 전면에 패턴의 밀도가 불균일하며, 상면에 제1 스토퍼층이 형성된 복수개의 도전층 패턴을 형성한 후, 도전층 패턴상에 층간절연막을 형성한다. 이어서, 층간절연막상에 제2 스토퍼층을 형성하고, 제2 스토퍼층상에 상기 도전층 패턴의 밀도가 주변보다 상대적으로 큰 영역을 한정하는 식각마스크층을 형성한다. 이어서, 식각마스크층을 식각마스크로 하여 상기 도전층 패턴의 밀도가 주변보다 상대적으로 큰 영역의 노출된 상기 제2 스토퍼층 및 상기 층간절연막의 일부를 식각한다. 그리고 제1 및 제2 스토퍼층에 비하여 상기 층간절연막의 연마속도가 큰 슬러리를 사용하여 상기 제1 스토퍼층의 표면이 노출될 때까지 제1 폴리싱한 후, 제1 스토퍼층 및 상기 층간절연막에 비하여 상기 제2 층간절연막의 연마속도가 큰 슬러리를 사용하여 상기 제2 스토퍼층을 제2 폴리싱하여 제거한다.

Description

반도체소자의 제조방법{Method of fabricating semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체소자의 표면 평탄화공정시 디싱(dishing)을 방지할 수 있는 반도체소자의 제조방법에 관한 것이다.
반도체 집적회로 칩은 반도체기판상에 다양한 종류로 설계된 반도체소자들을 집적화시킨 마이크로 전자소자로서, 반도체소자의 고밀도화, 미세화 및 배선구조의 다층화에 따라 단차가 증가하게 되었고, 표면단차를 평탄화하기 위한 SOG(Silicon On Glass), 에치백, 리플로우, CMP(Chemical Mechanical Polishing) 등 다양한 평탄화기술들이 개발되어왔다.
특히, CMP 기술은 현재의 VLSI 프로세서 기술중에서 주목받고 있는 기술중의 하나로서 미세 가공기술의 중심으로 대두되고 있다. CMP기술의 원리는 미세 패턴들이나, 특정 물질층들이 형성되어 있는 웨이퍼 표면을 탄성의 연마패드가 형성된 연마기와 접촉시킨 상태에서 이들 사이에 연마액인 슬러리를 공급하면서, 연마기와 웨이퍼를 서로 반대방향으로 회전시키면서, 웨이퍼의 표면의 요철부분을 화학적 및 물리적으로 평탄화시키는 광역 평탄화기술이다.
한편, 웨이퍼의 표면상에 형성되는 패턴의 밀도는 후속막의 증착 및 이 후속막의 CMP공정에도 큰 영향을 준다. 도 1 내지 도 2는 이러한 영향들을 설명하기 위한 공정단면도들이다.
도 1을 참조하면, 반도체기판(10)상에 도전층(12)과 제1 스토퍼층(14)으로 된 도전층 패턴이 복수개 형성되어 있다. 상기 반도체기판(10)은 반도체 웨이퍼의 일부분만을 도시한 것으로서, 도 1에서 "A"로 표시된 부분은 셀영역(Cell region)이며, "B"로 표시된 부분은 주변영역(Peripheral region)을 각기 나타낸다. 도시된 바와 같이, 셀영역(A)에는 복잡한 반도체소자들이 형성되는 곳이기 때문에 패턴의 밀도가 매우 큰 영역이며, 주변영역(B)은 사진식각공정을 위한 정렬키 패턴이나 일부 저항층이 형성되는 부분으로서 패턴 밀도가 매우 작은 영역이다.
한편, 상기 도전층패턴이 형성된 영역상으로 다층구조를 형성하기 위해 층간절연막(16)을 증착한다. 이때, 패턴밀도가 큰 셀영역(A)에서는 전체적으로 층간절연막(16)의 표면 높이가 상대적으로 패턴밀도가 작은 주변영역(B)에 비하여 높게 형성됨을 알 수 있다.
이어서 도 2를 참조하면, 광역평탄화를 위해 층간절연막(16)에 대한 CMP공정을 수행한 결과 디싱(Dishing)이 발생한 것을 보여준다. CMP공정은 광역 평탄화기술이기 때문에 웨이퍼 전체에 걸쳐 표면으로부터 일정한 두께만큼씩 연마되어 제거되는 것으로서, 연마되는 웨이퍼 표면이 거의 평탄하지만, 도 2에서는 종래기술에서 발생하는 디싱(Dishing)의 문제점을 부각하기 위해 셀영역(A)과 주변영역(B)의 표면 높이 차이를 과장되게 도시하였다.
즉, CMP 공정을 수행하게 되면, 패턴밀도가 큰 셀영역(A)에서보다 패턴밀도가 작은 주변영역(B)에서 CMP가 많이 되어 디싱이 발생되며, 디싱이 발생된 주변영역(B)에서는 CMP가 계속 진행되는 동안에 제1 스토퍼층(14)이 노출되게 되며, CMP 공정이 과잉되면 이들 주변영역(B)의 제1 스토퍼(14)층이 연마되어 얇아지거나, 심지어는 제거되어 하부의 도전층(12)이 노출될 수도 있다.
이러한 디싱은 처음부터 패턴밀도가 밀집된 셀영역(A)에서 층간절연막의 표면높이가 주변영역(B)보다 높다는 점과, CMP 공정 동안에 기판과 연마패드 사이에 공급되는 슬러리량은 일정하지만 패턴밀도의 차이에 의해 패턴 상층부의 볼록부의 수가 다르기 때문에 패턴밀도가 작은 주변영역(B)에서 상대적으로 슬러리량의 여유가 있기 때문에 패턴밀도가 작은 부분에서 CMP공정이 많이 이루어지게 되는 것이다.
한편, 디싱이 발생된 경우 CMP공정을 진행한 후 후속공정을 진행하기 위한 세정공정을 단계에서 도전층(12)에 대한 어택의 발생요인이 되며, 후속공정이 층간절연막상에 도전층을 형성하는 공정인 경우 주변영역(B)의 도전층(12) 단락이 발생되는 문제점도 발생된다.
도 3은 도 2의 문제점을 해결하기 위한 종래기술의 일 예를 나타내는 단면도이다. 도 3을 참조하면, 도 1과 달리 주변영역(B)에도 패턴밀도가 높게 나타나고 있다. 이것은 도 1에서 셀영역(A)과 주변영역(B) 사이의 패턴밀도 차이에서 발생하던 디싱 현상을 방지해주기 위해, 주변영역(B)에 불필요한 더미패턴들을 함께 많이 형성시켜준 것이다. 더미패턴을 함께 형성해줌으로써 웨이퍼 전체에 형성되는 층간절연막(16)의 표면 높이가 상당히 균일하게 되며, 각 도전층 패턴상에 형성된는 볼록부의 수도 많이 발생되어, 후속하여 CMP공정을 수행하면 도 2에서와 같은 디싱의 문제점을 어느 정도 극복할 수 있다.
그러나, 반도체 집적회로의 설계는 다양하게 이루어지고 있으며, 층간절연막(16)을 형성한 후의 후속공정의 특성상 또는 형성하려고 하는 반도체소자의 특성상 패턴밀도가 작은 부분에 더미패턴을 형성할 수 없는 부위도 발생할 수 있으며, 더미패턴층의 도전층간에 원하지 않는 기생커패시턴스가 발생할 수도 있어서 반도체소자의 동작 제어에 어려움이 따를 수도 있다는 문제점이 있다.
본 발명의 목적은 더미패턴을 형성함이 없이 CMP공정에서 발생하는 디싱현상을 줄일 수 있는 반도체소자의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 연마선택비가 다른 슬러리를 사용하여 패턴밀도의 차가 큰 반도체기판을 양호하게 CMP 공정을 수행하여 반도체소자를 제조하는 방법을 제공하는 데 있다.
도 1 내지 도 2는 종래기술의 문제점을 설명하기 위한 공정단면도들이다.
도 3은 도 2의 문제점을 해결하기 위한 종래기술의 일 예를 나타내는 단면도이다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도들이다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 일 형태에 따른 반도체소자의 제조방법은, 기판의 전면에 패턴의 밀도가 불균일하며, 상면에 제1 스토퍼층이 형성된 복수개의 도전층 패턴을 형성하는 단계; 상기 도전층 패턴상에 층간절연막을 형성하는 단계; 상기 층간절연막상에 제2 스토퍼층을 형성하는 단계; 상기 제2 스토퍼층상에 상기 도전층 패턴의 밀도가 주변보다 상대적으로 큰 영역을 한정하는 식각마스크층을 형성하는 단계; 상기 식각마스크층을 식각마스크로 하여 상기 도전층 패턴의 밀도가 주변보다 상대적으로 큰 영역의 노출된 상기 제2 스토퍼층 및 상기 층간절연막의 일부를 식각하는 단계; 상기 제1 및 제2 스토퍼층에 비하여 상기 층간절연막의 연마속도가 큰 슬러리를 사용하여 상기 제1 스토퍼층의 표면이 노출될 때까지 제1 폴리싱하는 단계; 및 상기 제1 스토퍼층 및 상기 층간절연막에 비하여 상기 제2 층간절연막의 연마속도가 큰 슬러리를 사용하여 상기 제2 스토퍼층을 제2 폴리싱하여 제거하는 단계를 포함한다.
바람직하게는, 상기 기판은 패턴의 밀도가 큰 셀영역과 패턴의 밀도가 작은 주변영역으로 구분되며, 상기 제1 스토퍼층은 실리콘질화물층이고, 상기 층간절연막은 산화물층이며, 상기 제2 스토퍼층은 폴리실리콘층일 수 있다.
한편, 상기 제1 폴리싱 단계에서 상기 제1 및 제2 스토퍼층에 비하여 상기 층간절연막의 연마속도가 5 내지 400배 큰 슬러리를 사용하며, 상기 제2 폴리싱 단계에서 상기 제1 스토퍼층 및 층간절연막에 비하여 상기 폴리실리콘층막의 연마속도가 5 내지 400배 큰 슬러리를 사용하는 것이 바람직하다.
한편, 본 발명의 상기 목적을 달성하기 위한 본 발명의 다른 형태에 따른 반도체소자의 제조방법은, 셀영역과 상기 셀영역과 경계를 이루는 주변영역을 포함하는 기판상의 전면에 도전층 및 제1 스토퍼층을 순차적으로 형성하는 단계; 상기 제1 스토퍼층의 전면에 층간절연막을 형성하는 단계; 상기 층간절연막상에 제2 스토퍼층을 형성하는 단계; 상기 제2 스토퍼층상에 상기 셀영역을 한정하는 식각마스크층을 형성하는 단계; 상기 식각마스크층을 식각마스크로 하여 상기 셀영역의 노출된 상기 제2 스토퍼층 및 상기 층간절연막의 일부를 식각하는 단계; 상기 제1 및 제2 스토퍼층에 비하여 상기 층간절연막의 연마속도가 큰 슬러리를 사용하여 상기 제1 스토퍼층의 표면이 노출될 때까지 폴리싱하는 단계; 및 상기 제1 스토퍼층 및 상기 층간절연막에 비하여 상기 제2 층간절연막의 연마속도가 큰 슬러리를 사용하여 상기 제2 스토퍼층을 폴리싱하여 제거하는 단계를 포함한다.
본 발명에 따르면, 연마선택비가 다른 슬러리를 적절히 활용하고, 제2 스토퍼층을 사용하여 2중으로 폴리싱함으로써, 더미패턴을 형성함이 없이 패턴밀도 차이에 구애받지 않고 CMP 공정시 디싱이 발생하지 않는다.
이하, 본 발명의 바람직한 실시예들을 첨부한 도면들을 참조하여 상세히 설명한다.
다음에 설명되는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
도 4는 도 1과 같이 동일한 공정에 의해 반도체기판상에 복수개의 패턴을 형성하고 그 위에 층간절연막을 형성한 후 제2 스토퍼층을 형성한 것을 도시한 단면도이다.
보다 구체적으로 도 4를 참조하면, 반도체기판(20)상에 도전층(22)과 제1 스토퍼층(24)으로 된 도전층 패턴이 복수개 형성되어 있다. 상기 반도체기판(20)은 반도체 웨이퍼의 일부분만을 도시한 것으로서, 도 1에서와 같이 "A"로 표시된 부분은 셀영역(Cell region)이며, "B"로 표시된 부분은 주변영역(Peripheral region)을 각기 나타낸다. 도시된 바와 같이, 셀영역(A)에는 복잡한 반도체소자들이 형성되는 곳이기 때문에 패턴의 밀도가 매우 큰 영역이며, 주변영역(B)은 사진식각공정을 위한 정렬키 패턴이나 일부 저항층이 형성되는 부분으로서 패턴 밀도가 매우 작은 영역이다.
상기 반도체기판(20)과 도전층(22) 사이에는 반도체소자를 구성하는 여러가지 도전층 또는 절연층들로 된 하지층이 개재될 수도 있으며, 상기 반도체기판(20)과 도전층(22)은 동일물질층으로 구성된 것으로서, 그의 표면 일부에 일정한 높이를 갖는 도전층(22) 패턴일 수도 있으나, 도시의 편리상 간단히 서로 별개의 층으로 표시하였다. 이후의 설명은 반도체기판(20)상에 직접 도전층(22)이 형성된 것을예로서 설명한다.
즉, 실리콘등으로 된 반도체기판(20)상에 금속과 같은 도전층(22)을 형성한 후, 계속하여 CMP공정의 스토퍼층으로서 역할을 하는 제1 스토퍼층(24)을 예를 들어, 실리콘질화물층으로 형성한다. 이어서, 통상의 사진식각공정에 의해 상기 제1 스토퍼층(24)과 도전층(22)을 차례로 식각하여 제1 스토퍼층(24)이 상면에 피복된 도전층(22)으로 이루어진 복수개의 도전층 패턴을 형성한다.
계속하여, 전술한 바와 같이 셀영역(A)과 주변영역(B) 사이에 도전층 패턴의 패턴밀도차가 큰 반도체기판(20)상의 전면에 예를 들어, 실리콘산화막으로 된 층간절연막(26)을 형성한다. 이때, 전술한 바와 같이 패턴밀도가 큰 셀영역(A)에서는 전체적으로 층간절연막(26)의 표면 높이가 상대적으로 패턴밀도가 작은 주변영역(B)에 비하여 높게 형성됨을 알 수 있다. 이어서, 상기 층간절연막(26)상에 예를 들어, 폴리실리콘으로 된 제2 스토퍼층(28)을 100 내지 1000 Å정도의 두께로 형성한다. 도 4에 도시된 바와 같이, 각 도전층 패턴의 상부에는 층간절연막(26) 및 제2 스토퍼층(28)이 볼록하게 형성됨을 알 수 있다.
이어서 도 5를 참조하면, 상기 제2 스토퍼층(28)상에 식각마스크층으로서 포토레지스트층(도시안됨)을 코팅한 후 통상의 사진식각공정에 의하여 패턴밀도가 큰 셀영역(A)을 한정하는 식각마스크층(도시안됨)을 형성한 후 이방성 식각에 의해 상기 제2 스토퍼층(28) 및 층간절연막(26)을 차례로 식각한다. 이때 층간절연막(26)은 약 1000Å 정도의 두께가 도전층 패턴상에 잔류하도록 한다.
도 6은 본 실시예에 따른 CMP공정인 제1 폴리싱단계를 수행한 후의 공정단면도를 나타낸다. 도 6을 참조하면, 셀영역(A)에 잔류하던 층간절연막(26)이 연마제거되고, 셀영역(A)과 주변영역(B)의 경계부분의 제2 스토퍼층(28)의 일부가 연마된 것을 보여준다. 제1 폴리싱단계에서는 실리콘질화물:폴리실리콘:실리콘산화물의 연마선택비가 1:1:5 내지 1:1:400 의 범위내가 되도록 선택하여 사용하였으며, 본 실시예에서는 산화물용 슬러리로서, 실리콘질화물:폴리실리콘:실리콘산화물의 연마선택비가 1:2:50이 되도록 일본 히다찌(Hitachi)사의 세리아(Ceria) 슬러리(연마제 모델명; HS-8005, 케미컬 모델명; HS-8102GP)를 사용하였다.
도 7은 본 실시예에 따른 CMP공정인 제2 폴리싱단계를 수행한 후의 공정단면도를 나타낸다. 도 7을 참조하면, 주변영역(B) 상의 제2 스토퍼층(28)이 연마되어 제거된 것을 보여준다. 제2 폴리싱단계에서는 폴리실리콘용 슬러리로써, 실리콘질화물:폴리실리콘:실리콘산화물의 연마선택비가 1:5:1 내지 1:400:1의 범위내가 되도록 선택하여 사용하였으며, 본 실시예에서는 실리콘질화물:폴리실리콘:실리콘산화물의 연마선택비가 1:50:1이 되도록 일본 후지미(Fujimi)사의 슬러리(모델명; P-6103)와 초순수(DIW)를 1:3으로 혼합하여 사용하였다.
도 7의 표면 프로파일은 도 6의 제2 스토퍼층(28)의 존재로 인하여 패턴밀도가 작은 주변영역(B)에서 디싱이 발생하지 않음을 알 수 있다.
상술한 바와 같이, 본 실시예에서는 비록 패턴밀도가 큰 영역을 셀영역(A)으로 하고, 패턴밀도가 작은 영역을 주변영역(B)으로 하여 설명하지만, 반드시 이에 한정되는 것은 아니고 동일 셀영역내에서도 필요에 따라 패턴밀도의 차이에 따라 본 발명을 실시할 수 있음은 물론이다. 또한, 본 실시예에서는 제1 스토퍼층을 실리콘질화물층, 제2 스토퍼층을 폴리실리콘층, 층간절연막을 실리콘산화물층으로 사용하였지만, 반드시 이에 한정되는 것은 아니고 적절한 재료와 그에 따른 슬러리의 연마속도를 조절하여 본 발명의 변형된 실시예를 구현할 수 있음도 물론이다.
본 발명에 의하면, 반도체기판상에 패턴밀도가 불균일하게 배치된 경우에도 표면평탄화를 위해 CMP공정을 수행할 때 디싱이 발생하지 않기 때문에 더미패턴을 사용하지 않아도 된다는 효과가 있다.
따라서, 반도체 집적회로의 설계시 층간절연막을 형성한 후의 후속공정의 특성상 또는 형성하려고 하는 반도체소자의 특성상 패턴밀도가 작은 부분에 더미패턴을 형성할 수 없는 부위의 존재에도 불구하고 디싱현상이 발생하지 않는 CMP공정을 원활하게 수행할 수 있으며, 더미패턴층의 도전층간에 원하지 않는 기생커패시턴스의 발생을 방지할 수 있어서 반도체소자의 동작 제어가 용이하게 된다.

Claims (13)

  1. 기판의 전면에 패턴의 밀도가 불균일하며, 상면에 제1 스토퍼층이 형성된 복수개의 도전층 패턴을 형성하는 단계;
    상기 도전층 패턴상에 층간절연막을 형성하는 단계;
    상기 층간절연막상에 제2 스토퍼층을 형성하는 단계;
    상기 제2 스토퍼층상에 상기 도전층 패턴의 밀도가 주변보다 상대적으로 큰 영역을 한정하는 식각마스크층을 형성하는 단계;
    상기 식각마스크층을 식각마스크로 하여 상기 도전층 패턴의 밀도가 주변보다 상대적으로 큰 영역의 노출된 상기 제2 스토퍼층 및 상기 층간절연막의 일부를 식각하는 단계;
    상기 제1 및 제2 스토퍼층에 비하여 상기 층간절연막의 연마속도가 큰 슬러리를 사용하여 상기 제1 스토퍼층의 표면이 노출될 때까지 제1 폴리싱하는 단계; 및
    상기 제1 스토퍼층 및 상기 층간절연막에 비하여 상기 제2 층간절연막의 연마속도가 큰 슬러리를 사용하여 상기 제2 스토퍼층을 제2 폴리싱하여 제거하는 단계를 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서, 상기 기판은 패턴의 밀도가 큰 셀영역과 패턴의 밀도가 작은 주변영역으로 구분되는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서, 상기 제1 스토퍼층은 실리콘질화물층이고, 상기 층간절연막은 산화물층이며, 상기 제2 스토퍼층은 폴리실리콘층임을 특징으로 하는 반도체소자의 제조방법.
  4. 제 3 항에 있어서, 상기 제1 폴리싱 단계 전에 상기 제1 스토퍼층상의 상기 층간절연막은 1000Å 이상 잔류하도록 식각하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 3 항에 있어서, 상기 폴리실리콘층은 100 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 3 항에 있어서, 상기 제1 폴리싱 단계에서 상기 제1 및 제2 스토퍼층에 비하여 상기 층간절연막의 연마속도가 5 내지 400배 큰 슬러리를 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 3 항에 있어서, 상기 제2 폴리싱 단계에서 상기 제1 스토퍼층 및 층간절연막에 비하여 상기 폴리실리콘층막의 연마속도가 5 내지 400배 큰 슬러리를 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 셀영역과 상기 셀영역과 경계를 이루는 주변영역을 포함하는 기판상의 전면에 도전층 및 제1 스토퍼층을 순차적으로 형성하는 단계;
    상기 제1 스토퍼층의 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막상에 제2 스토퍼층을 형성하는 단계;
    상기 제2 스토퍼층상에 상기 셀영역을 한정하는 식각마스크층을 형성하는 단계;
    상기 식각마스크층을 식각마스크로 하여 상기 셀영역의 노출된 상기 제2 스토퍼층 및 상기 층간절연막의 일부를 식각하는 단계;
    상기 제1 및 제2 스토퍼층에 비하여 상기 층간절연막의 연마속도가 큰 슬러리를 사용하여 상기 제1 스토퍼층의 표면이 노출될 때까지 폴리싱하는 단계; 및
    상기 제1 스토퍼층 및 상기 층간절연막에 비하여 상기 제2 층간절연막의 연마속도가 큰 슬러리를 사용하여 상기 제2 스토퍼층을 폴리싱하여 제거하는 단계를 포함하는 반도체소자의 제조방법.
  9. 제 8 항에 있어서, 상기 제1 스토퍼층은 실리콘질화물층이고, 상기 층간절연막은 산화물층이며, 상기 제2 스토퍼층은 폴리실리콘층임을 특징으로 하는 반도체소자의 제조방법.
  10. 제 9 항에 있어서, 상기 제1 폴리싱 단계 전에 상기 제1 스토퍼층상의 상기 층간절연막은 1000Å 이상 잔류하도록 식각하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 9 항에 있어서, 상기 폴리실리콘층은 100 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 9 항에 있어서, 상기 제1 폴리싱 단계에서 상기 제1 및 제2 스토퍼층에 비하여 상기 층간절연막의 연마속도가 5 내지 400배 큰 슬러리를 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 9 항에 있어서, 상기 제2 폴리싱 단계에서 상기 제1 스토퍼층 및 층간절연막에 비하여 상기 폴리실리콘층막의 연마속도가 5 내지 400배 큰 슬러리를 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
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