KR100955931B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 제조방법은, 셀 영역 및 주변회로 영역으로 구획되고, 상기 셀 영역에 실린더형 캐패시터가 형성된 반도체 기판 상에 산화막 재질의 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막에 대해 실린더형 캐패시터의 형성으로 인해 상대적으로 단차가 높은 셀 영역에 형성된 폴리실리콘막 부분이 제거되도록 1차 CMP하는 단계와, 상기 셀 영역과 주변회로 영역간 단차가 제거되도록 산화막 보다 폴리실리콘막의 연마속도가 느린 슬러리를 사용해서 주변회로 영역의 폴리실리콘막을 연마정지막으로 이용하여 층간절연막을 2차 CMP하는 단계와, 상기 산화막과 폴리실리콘막의 연마속도가 유사한 슬러리를 사용해서 2차 CMP가 수행된 층간절연막 및 폴리실리콘막을 3차 CMP하는 단계를 포함한다.
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위해 나타낸 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 나태낸 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 202 : 절연막
204 : 스토리지노드용 콘택플러그 206 : 스토리지전극
208 : 유전막 210 : 플레이트전극
212 : 캐래시터 214 :층간절연막
216 : 희생막 218 : N 도핑
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 반도체 기판 상에 형성된 층간절연막을 화학적기계연마 공정을 이용해서 평탄화시키는 방법에 관한 것이다.
주지된 바와 같이, 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정은 슬러리(slurry) 및 연마 패드(polishing pad)에 의한 화학 반응과 기계적 가공이 동시에 수행되는 평탄화 공정으로서, 평탄화를 위해 기존에 이용되어져 왔던 리플로우(reflow) 공정 또는 에치-백(etch-back) 공정 등과 비교해서 넓은 영역을 평탄화 할 수 있고, 아울러, 저온에서 수행될 수 있다는 잇점을 갖는다.
한편, 디램과 같은 메모리 소자에서 데이터를 저장하는 기억 장소로서 기능하는 캐패시터는 하부 전극과 상부 전극 사이에 유전체막이 개재된 구조를 갖는데, 반도체 소자의 고집적화가 진행됨에 따라, 고용량의 캐패시터를 제조하기 위한 연구가 활발히 이루어지고 있고, 그 일환으로, 캐패시터 전극의 표면적을 넓혀 줄 수 있는 실린더(cylinder) 구조의 캐패시터가 제안되었다.
상기 실린더 구조를 갖는 캐패시터 형성방법은 비교적 간단한 공정으로 넓은 전극 면적으로 확보할 수 있다는 잇점이 있기 때문에, 현재 대부분의 캐패시터는 실린더 구조로 제작되고 있다.
그런데, 상기 실린더 구조로 캐패시터를 형성한 후, 후속공정으로, 상기 실린더형 캐패시터를 포함하는 기판 전면 상에 층간절연막을 증착하게 되면, 캐패시터가 존재하는 셀 영역과 캐패시터가 없는 주변회로 영역에서 층간절연막의 높이 차이가 매우 크게 발생하게 된다. 후속되는 매탈 콘택공정을 진행하기 위해서는 상기 층간절연막의 단차를 없애주어야 하고, 이를 위해, 전술한 CMP를 이용한 평탄화 공정이 이용되고 있다.
그러나, 종래의 층간절연막 평탄화 공정에서는 셀 영역과 인접한 주변회로 영역 부분에서 발생하는 국부적인 층간절연막의 단차로 인해 CMP시 문제가 발생한다. 이하에서는 도 1a 내지 도 1d를 참조하여, CMP를 이용한 평탄화 공정을 포함하는 종래 기술에 따른 반도체 소자의 제조방법 및 그 문제점을 설명하도록 한다.
도 1a 내지 도 1d는 CMP를 이용한 층간절연막의 평탄화 공정을 포함하는 종래 기술에 따른 반도체 소자의 제조방법 및 그 문제점을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 셀 영역과 주변회로 영역으로 구획되고, 절연막(110) 및 스토리지노드용 콘택플러그(120)를 포함하는 하부층이 구비된 반도체 기판(100) 상에 스토리지전극(130), 유전막(140) 및 플레이트전극(150)으로 이루어진 실린더형 캐패시터(160)를 형성한 후, 이어서, 상기 실린더형 캐패시터(160)를 덮도록 기판(100) 전면 상에 산화막 재질의 층간절연막(170)을 형성한다. 이때, 상기 층간절연막(170)은 셀 영역과 주변회로 영역에서 매우 큰 단차를 갖고 형성된다. 그런 다음, 상기 층간절연막(170) 상에 감광막을 형성한다.
그런 다음, 공지의 노광 및 현상 공정에 따라, 상기 셀 영역 상에 형성된 감광막 부분을 선택적으로 제거하여 셀 영역을 노출시키는 감광막 재질의 마스크패턴(PR)을 형성한다.
도 1b를 참조하면, 상기 마스크패턴(PR)을 식각장벽으로 사용해서 셀 영역 상에 형성된 층간절연막(170)의 일부 두께를 건식식각 방식으로 제거한다. 여기서, 상기 건식식각은 비등방성 식각이므로, 셀 영역과 인접한 주변회로 영역 부분(A지역)에 층간절연막(170)의 국부적인 단차가 잔존하게 된다.
도 1c를 참조하면, 상기 층간절연막(170)의 국부적인 단차(A지역)를 어느 정도 완화시켜주기 위해, 상기 결과물에 대해 습식식각을 수행한다. 여기서, 상기 습식식각은 등방성 식각이므로, 셀 영역 상에 형성된 층간절연막(170)뿐 아니라 A지역의 층간절연막(170)까지 식각된다.
그러나, 상기 건식식각과 습식식각 만으로는 원하는 수준의 평탄화를 이룰 수 없으므로, 또한, 상기 습식식각을 수행하더라도 A지역에 층간절연막(170)의 뾰족한 돌출부가 잔류하므로, 최종적으로 층간절연막(170)을 평탄화시키는 CMP 공정이 요구된다.
도 1d를 참조하면, 감광막패턴을 제거한 상태에서, 상기 기판 결과물에 대한 CMP 공정을 수행하여 셀 영역(C)과 주변회로영역(P)의 층간절연막(170)을 평탄화시킨다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 주지한 바와 같이 종래의 층간절연막 평탄화 공정은 셀 영역 및 주변회로 영역의 단차를 제거하기 위해 CTR(cell topology reduction) 마스크 및 그에 따른 추가적인 셀 영역의 식각공정이 요구되므로, 공정 자체가 복잡하게 되어 생산비용이 증가하게 된다.
게다가, 층간절연막 식각시 건식 식각 및 습식 식각으로 진행하는 동안 그에 따른 결함이 발행하게 되어 소자가 동작하는데 오류를 유발하게 된다.
따라서, 본 발명은 공정 단순화 및 생산비용을 감소시킬 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 소자 동작의 오류 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은, 셀 영역 및 주변회로 영역으로 구획되고, 상기 셀 영역에 실린더형 캐패시터가 형성된 반도체 기판 상에 산화막 재질의 층간절연막을 형성하는 단계; 상기 층간절연막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막에 대해 실린더형 캐패시터의 형성으로 인해 상대적으로 단차가 높은 셀 영역에 형성된 폴리실리콘막 부분이 제거되도록 1차 CMP하는 단계; 상기 셀 영역과 주변회로 영역간 단차가 제거되도록 산화막 보다 폴리실리콘막의 연마속도가 느린 슬러리를 사용해서 주변회로 영역의 폴리실리콘막을 연마정지막으로 이용하여 층간절연막을 2차 CMP하는 단계; 및 상기 산화막과 폴리실리콘막의 연마속도가 유사한 슬러리를 사용해서 2차 CMP가 수행된 층간절연막 및 폴리실리콘막을 3차 CMP하는 단계;를 포함한다.
상기 층간절연막은 보론 또는 인 중 어느 하나의 물질을 도핑시킨 BPSG 또는 PSG막 중 어느 하나의 막, SiH4 및 H2O2를 반응 소오스로 이용하는 APL(advanced planarization layer)막, SOG막, TEOS 및 O3의 적층막 및 SiH4 및 O2를 반응 소오스로 이용하는 HDP막 중에서 어느 하나의 막을 20000∼30000Å의 두께로 형성한다.
상기 폴리실리콘막은 N형 불순물이 도핑된다.
상기 폴리실리콘막은 500~10000Å의 두께로 형성한다.
상기 폴리실리콘막은 1.010∼1.020/cm2의 도우즈량을 0.5∼10keV의 에너지를 가하여 형성한다.
상기 1차 및 3차 CMP 공정은 ph 2∼12와 0.5∼15wt%의 농도 조건 및 10∼100rpm의 연마속도로 1~10psi의 압력을 가하여 수행한다.
상기 1차 및 3차 CMP 공정은 50∼500nm의 크기를 갖는 콜로이달 또는 퓸드 중에서 어느 하나 형태의 슬러리 연마제를 이용하여 수행한다.
상기 슬러리 연마제는 SiO2, Al2O3, CeO2 및 ZrO2 중에서 어느 하나를 이용하여 수행한다.
상기 산화막과 폴리실리콘막의 연마속도가 동일한 슬러리를 사용해서 2차 CMP가 수행된 층간절연막 및 폴리실리콘막을 3차 CMP하는 단계는, 상기 층간절연막이 캐패시터 상에 3000∼7000Å의 두께로 잔류되도록 수행한다.
상기 2차 CMP 공정은 폴리실리콘막과 산화막과의 연마선택비가 1:10∼1:200의 조건을 갖는 슬러리 연마제를 사용하여 수행한다.
상기 2차 CMP 공정은 1∼50wt%의 농도 및 ph 4∼10의 조건을 갖는 세리아 연마제 및 실리카 연마제의 혼합 슬러리 연마제를 사용하여 수행한다.
상기 혼합 슬러리 연마제는 세리아:실리카가 99.9:0.1∼0.1:99.9의 혼합 비율 조건을 갖도록 형성한다.
상기 세리아 연마제는 음이온성 고분자 화합물이 첨가된 100∼5000㎚의 직경을 갖는 세리아 연마제-고분자 컴플렉스(complex)로 형성한다.
상기 음이온성 고분자 화합물은 폴리 아크릴산 또는 상기 폴리 아크릴산의 유도체 중에서 어느 하나 또는 그 이상을 혼합하여 100000∼9900000의 분자량을 갖는 카르복실기로 형성한다.
상기 음이온성 고분자 화합물은 염기의 특성을 갖도록 형성한다.
상기 음이온성 고분자 화합물은 슬러리 전체 중량의 0.01∼5.0wt%의 조건을 갖도록 형성한다.
상기 2차 CMP 공정은 10∼100rpm의 속도로 1∼10psi 압력을 가하여 수행한다.
(실시예)
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적인 원리를 간략하게 설명하면, 본 발명은 캐패시터가 형성된 반도체 기판 상에 층간절연막을 형성 후, 상기 층간절연막 상에 폴리실리콘막을 형성하고, 상기 폴리실리콘막에 대해 3회에 걸쳐 화학적기계연마 공정을 수행한다.
이렇게 하면, 셀 영역 및 주변회로 영역의 단차를 제거하기 위해 CTR(cell topologt reduction)과 같은 추가적인 마스크 및 식각 공정이 요구되는 종래의 방법과 달리, 상기 층간절연막에 대해 상기와 같은 추가적인 마스크 및 식각 공정이 요구되지 않고, CMP 공정 수행만으로 상기 셀 영역 및 주변회로 영역 간의 단차를 제거함으로써, 반도체 소자의 공정을 단순화시킬 수 있으며 그에 따른 반도체 소자 의 생산비용을 감소시킬 수 있다.
또한, CMP 공정이 이루어진 층간절연막의 국부적인 단차를 제거하기 위한 식각 공정을 수행하여 제거하는 종래의 방법과 달리, 식각 공정을 수행하지 않고 CMP 공정 수행만으로 층간절연막의 국부적인 단차를 제거함으로써, 그에 따른 식각 공정에서 유발되는 결함의 발생을 방지할 수 있다.
따라서, 상기와 같이 결함의 발생을 방지함으로써, 반도체 소자의 동작 오류 발생을 방지할 수 있다.
자세하게, 도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 나태낸 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 셀 영역과 주변회로 영역으로 구획되고, 절연막(202) 및 스토리지노드용 콘택플러그(204)를 포함하는 하부층이 구비된 반도체 기판(200) 상에 스토리지전극(206), 유전막(208) 및 플레이트전극(210)으로 이루어진 실린더형 캐패시터(212)를 형성한다.
여기서, 상기 캐패시터(212)의 전극은 300∼1000℃ 정도의 온도에서 SiH4 또는 Si2H6를 소오스 가스로 사용하여 Undoped Poly, B, P 및 As와 같은 Dopant를 사용하는 도핑된 폴리실리콘을 100∼1000Å 정도의 두께로 형성하도록 한다.
게다가, 상기 도핑된 폴리실리콘은 인-시튜(in-situ) 또는 직접 주입방식 중에서 어느 하나의 방식을 사용하여 형성하도록 한다.
또한, 상기 캐패시터(212)의 전극은 상기와 같은 폴리실리콘 이외에 TiN이나 Ru와 같은 메탈로 형성할 수도 있다.
그리고, 상기 유전막(208)은 HfO2, Al2O3 및 Ta2O3 중에서 어느 하나 또는 둘 이상의 동일 물질 및 다른 물질을 사용하여 이중막으로 형성하도록 한다.
도 2b를 참조하면, 상기 실린더형 캐패시터(212)를 덮도록 반도체 기판(200) 전면 상에 층간절연막(214)을 형성한다. 이때, 상기 층간절연막(214)은 셀 영역 및 주변회로 영역의 밀도 차이로 인하여 매우 큰 단차를 갖고 형성된다.
여기서, 상기 층간절연막(214)은 보론 또는 인 중 어느 하나의 물질을 도핑시킨 BPSG 또는 PSG막 중 어느 하나의 막과 SiH4 및 H2O2를 반응 소오스로 이용하는 APL(advanced planarization layer)막과, SOG막, TEOS 및 O3의 적층막 및 SiH4 및 O2를 반응 소오스로 이용하는 HDP막 중에서 어느 하나의 막을 20000∼30000Å의 두께로 형성하도록 한다.
이어서, 상기 층간절연막(214) 상에 희생막(216)을 형성한다. 여기서, 상기 희생막(216)은 SiH4 또는 Si2H6 중 어느 하나의 반응 소오스를 이용한 N형 불순물이 도핑된 도핑실리콘막 또는 폴리실리콘막 중에서 어느 하나의 막을 500~10000Å의 두께로 형성도록 한다.
또한, 상기 N형 불순물이 도핑된 도핑실리콘막은 1.010∼1.020/cm2의 도우즈량을 0.5∼10keV의 에너지를 가하여 Ph 또는 As 중에서 어느 하나의 Dopant를 이용하여 형성하는 것이 바람직하다.
도 2c를 참조하면, 상기 희생막(216)이 형성된 반도체 기판(200)에 대해 상기 셀 영역의 희생막(216)만이 제거되도록 층간절연막(214)이 노출될때까지 1차 CMP 공정을 수행한다.
여기서, 상기 1차 CMP 공정은 ph 2∼12와 0.5∼15wt%의 농도 조건 및 10∼100rpm의 연마속도로 1~10psi의 압력을 가하여 50∼500nm의 크기를 갖는 콜로이달 또는 퓸드 중에서 어느 하나 형태의 슬러리 연마제를 이용하여 수행하도록 한다.
이때, 상기 슬러리 연마제는 SiO2, Al2O3, CeO2 및 ZrO2 중에서 어느 하나를 이용하여 수행하도록 한다.
도 2d를 참조하면, 상기 1차 CMP 공정이 수행된 층간절연막(214)및 희생막(216)에 대해 상기 셀 영역의 캐패시터(212) 상에 상기 층간절연막(214)이 3000∼7000Å 정도의 두께가 잔류되도록 10∼100rpm의 속도 및 1∼10psi 압력의 조건으로 2차 CMP 공정을 수행한다.
여기서, 상기 2차 CMP 공정은 폴리실리콘막과 산화막과의 연마선택비가 1:10∼1:200의 조건을 갖는 슬러리 연마제를 사용하도록 한다.
또한, 상기 2차 CMP 공정은 1∼50wt%의 농도 및 ph 4∼10의 조건을 갖는 세리아 연마제 및 실리카 연마제의 혼합 슬러리 연마제를 사용하여 수행하며, 상기 혼합 슬러리 연마제는 세리아:실리카가 99.9:0.1∼0.1:99.9의 혼합 비율 조건을 갖도록 형성하도록 한다.
여기서, 상기 세리아 연마제는 음이온성 고분자 화합물이 첨가된 100∼5000㎚의 직경을 갖는 세리아 연마제-고분자 컴플렉스(complex)로 형성하며, 상기 음이온성 고분자 화합물은 폴리 아크릴산 또는 상기 폴리 아크릴산의 유도체 중에서 어느 하나 또는 그 이상을 혼합하여 100000∼9900000의 분자량을 갖는 카르복실기로 형성하도록 한다.
아울러, 상기 음이온성 고분자 화합물은 슬러리 전체 중량의 0.01∼5.0wt%의 조건을 갖도록 형성하는 것이 바람직하다.
한편, 상기 음이온성 고분자 화합물은 염기의 특성을 갖도록 형성할 수도 있다.
도 2e를 참조하면, 상기 2차 CMP 공정이 수행된 기판(200)에 대해 주변지역 영역 상의 희생막(216)이 완전히 제거되도록 3차 CMP 공정을 수행한다. 이때, 상기 3차 CMP 공정 수행시 상기 희생막은 연마정지막의 역할을 수행하여 균일한 평탄화가 이루어지는 역할을 수행한다.
또한, 상기 3차 CMP 공정은 ph 2∼12와 0.5∼15wt%의 농도 조건 및 10∼100rpm의 연마속도로 1~10psi의 압력을 가하여 50∼500nm의 크기를 갖는 콜로이달 또는 퓸드 중에서 어느 하나 형태의 슬러리 연마제를 이용하여 수행하도록 한다.
이때, 상기 슬러리 연마제는 SiO2, Al2O3, CeO2 및 ZrO2 중에서 어느 하나를 이용하여 수행하도록 한다.
이 경우, 본 발명은 셀 영역 및 주변회로 영역의 단차를 제거하기 위해 CTR(cell topologt reduction)과 같은 추가적인 마스크 및 식각 공정이 요구되는 종래의 방법과 달리, 상기 층간절연막에 대해 상기와 같은 추가적인 마스크 및 식각 공정이 요구되지 않고, CMP 공정 수행만으로 상기 셀 영역 및 주변회로 영역 간의 단차를 제거함으로써, 반도체 소자의 공정을 단순화시킬 수 있으며 그에 따른 반도체 소자의 생산비용을 감소시킬 수 있다.
또한, CMP 공정이 이루어진 층간절연막의 국부적인 단차를 제거하기 위한 식각 공정을 수행하여 제거하는 종래의 반도체 소자의 CMP 방법과 달리, 식각 공정을 수행하지 않고 CMP 공정 수행만으로 층간절연막의 국부적인 단차를 제거함으로써, 그에 따른 식각 공정에서 유발되는 결함의 발생을 방지할 수 있다.
따라서, 상기와 같이 결함의 발생을 방지함으로써, 반도체 소자의 동작 오류 발생을 방지할 수 있다.
이상, 여기에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이 본 발명은, 층간절연막에 대해 셀 영역 및 주변회로 영역간의 단차를 제거하기 위한 추가적인 마스크 및 식각 공정이 요구되지 않고, CMP 공정 수행만으로 상기 셀 영역 및 주변회로 영역 간의 단차를 제거함으로써, 반도체 소자의 공정을 단순화시킬 수 있으며 그에 따른 반도체 소자의 생산비용을 감소시킬 수 있다.
또한, 본 발명은 식각 공정을 수행하지 않고 CMP 공정 수행만으로 층간절연막의 국부적인 단차를 제거함으로써, 그에 따른 식각 공정에서 유발되는 결함의 발생을 방지할 수 있다.
따라서, 본 발명은 상기와 같이 결함의 발생을 방지함으로써, 반도체 소자의 동작 오류 발생을 방지할 수 있다.
Claims (17)
- 셀 영역 및 주변회로 영역으로 구획되고, 상기 셀 영역에 실린더형 캐패시터가 형성된 반도체 기판 상에 산화막 재질의 층간절연막을 형성하는 단계;상기 층간절연막 상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막에 대해 실린더형 캐패시터의 형성으로 인해 상대적으로 단차가 높은 셀 영역에 형성된 폴리실리콘막 부분이 제거되도록 1차 CMP하는 단계;상기 셀 영역과 주변회로 영역간 단차가 제거되도록 산화막 보다 폴리실리콘막의 연마속도가 느린 슬러리를 사용해서 주변회로 영역의 폴리실리콘막을 연마정지막으로 이용하여 층간절연막을 2차 CMP하는 단계; 및상기 산화막과 폴리실리콘막의 연마속도가 유사한 슬러리를 사용해서 2차 CMP가 수행된 층간절연막 및 폴리실리콘막을 3차 CMP하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 층간절연막은 보론 또는 인 중 어느 하나의 물질을 도핑시킨 BPSG 또는 PSG막 중 어느 하나의 막, SiH4 및 H2O2를 반응 소오스로 이용하는 APL(advanced planarization layer)막, SOG막, TEOS 및 O3의 적층막 및 SiH4 및 O2를 반응 소오스로 이용하는 HDP막 중에서 어느 하나의 막을 20000∼30000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 폴리실리콘막은 N형 불순물이 도핑된 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 폴리실리콘막은 500~10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 폴리실리콘막은 1.010∼1.020/cm2의 도우즈량을 0.5∼10keV의 에너지를 가하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 1차 및 3차 CMP 공정은 ph 2∼12와 0.5∼15wt%의 농도 조건 및 10∼100rpm의 연마속도로 1~10psi의 압력을 가하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 1차 및 3차 CMP 공정은 50∼500nm의 크기를 갖는 콜로이달 또는 퓸드 중에서 어느 하나 형태의 슬러리 연마제를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 슬러리 연마제는 SiO2, Al2O3, CeO2 및 ZrO2 중에서 어느 하나를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 산화막과 폴리실리콘막의 연마속도가 동일한 슬러리를 사용해서 2차 CMP가 수행된 층간절연막 및 폴리실리콘막을 3차 CMP하는 단계는,상기 층간절연막이 캐패시터 상에 3000∼7000Å의 두께로 잔류되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 2차 CMP 공정은 폴리실리콘막과 산화막과의 연마선택비가 1:10∼1:200의 조건을 갖는 슬러리 연마제를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 2차 CMP 공정은 1∼50wt%의 농도 및 ph 4∼10의 조건을 갖는 세리아 연마제 및 실리카 연마제의 혼합 슬러리 연마제를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 혼합 슬러리 연마제는 세리아:실리카가 99.9:0.1∼0.1:99.9의 혼합 비율 조건을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 세리아 연마제는 음이온성 고분자 화합물이 첨가된 100∼5000㎚의 직경을 갖는 세리아 연마제-고분자 컴플렉스(complex)로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 음이온성 고분자 화합물은 폴리 아크릴산 또는 상기 폴리 아크릴산의 유도체 중에서 어느 하나 또는 그 이상을 혼합하여 100000∼9900000의 분자량을 갖는 카르복실기로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 음이온성 고분자 화합물은 염기의 특성을 갖도록 형성하는 것을 특징으 로 하는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 음이온성 고분자 화합물은 슬러리 전체 중량의 0.01∼5.0wt%의 조건을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 2차 CMP 공정은 10∼100rpm의 속도로 1∼10psi 압력을 가하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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