JP4498483B2 - 半導体装置のトレンチ隔離形成方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置のトレンチ隔離(trench isolation)形成方法に関するものであり、より詳しくは、トレンチフィリング(filling)絶縁膜の緻密化(densification)熱処理条件を最適化してトレンチ隔離特性を向上させる半導体装置のトレンチ隔離形成方法に関するものである。
【0002】
【従来の技術】
半導体素子が高集積化されることによって、小さい面積で、優秀な電気的な絶縁特性を有する単位素子の分離のための隔離形成技術が要求されている。
【0003】
現在、256Mbit DRAMの場合、LOCOS(LOCal Oxide of Silicon)系列隔離技術では、アクティブ(active)領域の確保及び絶縁特性の確保が限界に達するようになった。
【0004】
LOCOS技術は、バーズビーク(bird’s beak)によるアクティブオープニング(active opening)不良、フィールド酸化膜のシンニング(field oxide thinning)による後続工程マージン減少、フィールド酸化膜(field oxide)のシリコン(silicon)表面下部にリセス(recess)される量の不足のため発生される電気的な特性不良等、いろいろの問題点を有する。
【0005】
これにより、酸化(oxidation)工程を利用してフィールド酸化膜を形成せずに、シリコン基板を隔離に必要な深さほどエッチングしてトレンチを形成し、このトレンチをCVD(Chemical Vaper Deposition)酸化膜でフィリングした後、平坦化(planarization)させて素子隔離を具現する浅いトレンチ隔離(Shallow Trench Isolation:以下、STIと称する)技術が開発された。
【0006】
しかし、STI技術は、トレンチエッチング工程で、プラズマ(plasma)による半導体基板の格子損傷のためディスロケーション(dislocation)等が発生されて、接合漏洩(junction leakage)及びトランジスタのソース(source)とドレiン(drain)との間が常時ターンオン(turn on)する現象が生じる等、いろいろの問題点を発生させる。
【0007】
図1は、従来の半導体装置のトレンチフィリング絶縁膜の緻密化(densification)熱処理工程条件を示すグラフである。
【0008】
図1を参照すると、従来の半導体装置のトレンチ隔離形成時、絶縁膜緻密化熱処置工程は、まず、400〜650℃温度範囲での待機状態区間1を亙って1000℃まで温度を増加させるランプアップ(lamp up)区間2を進行する。
【0009】
ランプアップ区間2において、7.5℃/minの速度で温度を増加させる。
【0010】
1000℃で、絶縁膜の緻密化のためのアニーリング(annealing)区間4を亙った後、再び待機状態の温度になるようにランプダウン区間6を進行する。
【0011】
ランプダウン区間6において、3.3℃/minの速度で温度を減少させる。
【0012】
符号3及び符号5は、アニーリング区間4前後の1000℃での待機区間を示し、参照番号7は、基板アンローディング(unloading)区間を示す。
【0013】
しかし、絶縁膜緻密化工程を経りながら、トレンチエッチング時、発生された半導体基板内の小さい欠陥(defect)が、むしろ特定方向へのディスロケションプレーン(dislocation plane)、又はディスロケションライン(dislocation line)等に成長するようになる。これは、トレンチフィリング物質と半導体基板の熱膨張係数差による強いストレス(stress)のため発生され、漏洩ソース(leakage source)で作用するようになる。
【0014】
ディスロケーションは、トレンチ下部のエッジ(edge)部分、又は側壁(sidewall)部位に主に発生される。
【0015】
【発明が解決しようとする課題】
本発明は、上述の諸般の問題点を解決するため提案されたこととして、トレンチエッチング時、発生された欠陥が除去でき、トレンチフィリング絶縁膜とシリコン基板の熱膨張係数差によるストレスが最小化できる半導体装置のトレンチ隔離形成方法を提供することがその目的である。
【0016】
【課題を解決するための手段】
上述の目的を達成するための本発明によると、半導体装置のトレンチ隔離形成方法は、半導体基板上にトレンチエッチングマスク層を形成する段階と、トレンチエッチングマスク層をパターニングしてトレンチ形成領域の半導体基板を露出させる段階と、露出された半導体基板を所定の深さでエッチングしてトレンチを形成する段階と、トレンチ内壁の半導体基板を酸化させて薄い酸化膜を形成する段階と、トレンチをトレンチフィリング用絶縁膜で充填する段階と、トレンチエッチング時、発生された基板損傷を除去するための熱処理を、少なくとも1150℃以上の高温で行う段階とを含む。
【0017】
この方法の望ましい実施形態において、トレンチエッチングマスク層は、パッド酸化膜及び窒化膜、HTO膜、ARC膜が順次的に積層された膜である。
【0018】
この方法の望ましい実施形態において、トレンチ深さは、0.1〜1.5μmの範囲を有する。
【0019】
この方法の望ましい実施形態において、薄い酸化膜の厚さは、100〜500オングストロームの範囲を有する。
【0020】
この方法の望ましい実施形態において、トレンチフィリング用絶縁膜は、USG膜である。
【0021】
この方法の望ましい実施形態において、高温熱処理は、7.5℃/minの条件で、温度を待機状態から1000℃に増加させる第1ランプアップ段階と、5.0℃/minの条件で温度を1000℃から1150℃以上に増加させる第2ランプアップ段階と、1150以上の温度で絶縁膜を緻密化させるアニーリング段階と、2.0℃/minの条件で温度を1150℃以上から1000℃に減少させる第1ランプダウン段階と、3.3℃/minの条件で温度を1000℃から待機状態に減少させる第2ランプダウン段階とを含む。
【0022】
上述の目的を達成するための本発明によると、半導体装置のトレンチ隔離形成方法は、半導体基板上にトレンチエッチングマスク層を形成する段階と、トレンチエッチングマスク層をパターニングしてトレンチ形成領域の半導体基板を露出させる段階と、露出された半導体基板を所定の深さでエッチングしてトレンチを形成する段階と、トレンチ内壁の半導体基板を酸化させて薄い酸化膜を形成する段階と、トレンチをトレンチフィリング用絶縁膜で充填させる段階と、トレンチエッチング時、発生された基板損傷除去及び絶縁膜を緻密化させるための第1熱処理工程を行うが、1000℃以上の温度で行う段階と、トレンチフィリング用絶縁膜を平坦化エッチングする段階と、トレンチエッチング時、発生された半導体基板損傷除去及び絶縁膜を緻密化させるための第2熱処理工程を行うが、少なくとも1000℃以上の温度で行う段階とを含む。
【0023】
この方法の望ましい実施形態において、トレンチエッチングマスク層は、パッド酸化膜及び窒化膜、HTO膜、ARC膜が順次的に積層された膜である。
【0024】
この方法の望ましい実施形態において、トレンチ深さは、0.1〜1.5μmの範囲を有する。
【0025】
この方法の望ましい実施形態において、薄い酸化膜の厚さは、100〜500オングストロームの範囲を有する。
【0026】
この方法の望ましい実施形態において、トレンチフィリング用絶縁膜は、USG膜である。
【0027】
この方法の望ましい実施形態において、第2熱処理工程は、温度を待機状態から1000℃に増加させる第1ランプアップ段階と、温度を1000℃から少なくとも1150℃以上に増加させる第2ランプアップ段階と、1150℃以上の温度で絶縁膜を緻密化させるアニーリング段階と、温度を1150℃以上から1000℃に減少させる第1ランプダウン段階と、温度を1000℃から待機状態に減少させる第2ランプダウン段階とを含む。
【0028】
この方法の望ましい実施形態において、第2ランプアップ段階は、第1ランプアップ段階より、相対的に低い速度で温度を増加させる。
【0029】
この方法の望ましい実施形態において、第1ランプアップ段階の時間に対する温度増加速度は、7.5℃/minであり、第2ランプアップ段階の時間に対する温度増加速度は、5.0℃/minである。
【0030】
この方法の望ましい実施形態において、第1ランプダウン段階は、第2ランプダウン段階より相対的に低い速度で温度を減少させる。
【0031】
この望ましい実施形態において、第1ランプダウン段階の時間に対する温度減少速度は、2.0℃/minであり、第2ランプダウン段階の時間に対する温度減少速度は、3.3℃/minである。
【0032】
(作用)
本発明による半導体装置のトレンチ隔離形成方法は、トレンチフィリング絶縁膜の熱処理工程条件を最適化させてトレンチエッチング時、発生された欠陥が除去でき、トレンチフィリング絶縁膜とシリコン基板の熱膨張係数差によるストレスを最小化させる。
【0033】
【発明の実施の形態】
図8を参照すると、本発明の実施形態による新規した半導体装置のトレンチ隔離形成方法は、半導体基板100上にトレンチエッチングマスク層106を形成し、これをパターニングしてトレンチ隔離形成領域aの半導体基板100を露出させる。露出された半導体基板100をエッチングしてトレンチ110を形成する。トレンチ110内壁を酸化させて薄い酸化膜を形成した後、トレンチ100をトレンチフィリング絶縁膜113、114で充填する。トレンチエッチング時、発生された損傷を除去するための熱処理を行うが、少なくとも1150℃以上の高温で行う。このような半導体装置の製造方法によって、トレンチフィリング絶縁膜113の緻密化のための熱処理条件を最適化させることによって、トレンチエッチング時、発生された基板損傷が除去でき、半導体基板100とトレンチフィリング絶縁膜113の熱膨張係数差によるストレスを最小化させることができる。従って、製品の収率(yield)を向上させ、信頼性(reliability)を向上させることができる効果がある。
【0034】
以下、図2から図9まで参照して、本発明の実施形態を詳細に説明する。
【0035】
図2乃至図7までは、本発明の実施形態による半導体装置のトレンチ隔離113a形成方法を順次的に示す断面図である。
【0036】
図2を参照すると、本発明の実施形態による半導体装置のトレンチ隔離113a形成方法は、まず半導体基板110上にトレンチエッチングマスク層106を形成する。
【0037】
トレンチエッチングマスク層106は、パッド酸化膜(pad oxide layer)101及び窒化膜102、HTO(High Temperature Oxide)膜103、そしてARC(Anti−ReflectiveCoating)膜であるSiON膜104が順次的に積層された多層膜である。
【0038】
パッド酸化膜101は、熱酸化(thermal oxidation)方法で70〜160オングストローム範囲内に形成される。
【0039】
窒化膜102は、約1500オングストロームの厚さで形成され、HTO膜103は、約500オングストロームの厚さで形成され、SiON膜103は、約600オングストロームの厚さで形成される。
【0040】
HTO膜103とSiON膜104は、後続トレンチエッチングと平坦化工程でトレンチエッチングマスク(mask)役割を果たす。そしてSiON膜104は、フォトリソグラフィ(photolithography)工程において、臨界寸法(Critical Dimension)の均一度(uniformity)及び工程マージン(margin)を確保することに、役に立つ。
【0041】
トレンチエッチングマスク層106上にトレンチ隔離形成領域aと素子形成領域bを定義して、フォトレジスト膜パターン(photoresist layer pattern)108を形成する。フォトレジスト膜パターン108をマスクとして使用してトレンチ隔離形成領域aの半導体基板100が露出されるようにトレンチエッチングマスク層106をパターニング(patterning)する。
【0042】
図3において、露出された半導体基板100を乾式エッチング(dry etch)してトレンチ110を形成する。
【0043】
トレンチ110深さは、0.1〜1.5μm範囲内に形成する。現在トレンチ110深さは、0.25μmをターゲット(target)で進行されている。
【0044】
トレンチ110形成時、トレンチエッチングマスク層106の一部と共にエッチングされてHTO膜103が露出される。
【0045】
図4を参照すると、トレンチ内壁、即ちトレンチ下部及び両側壁にトレンチ形成のための乾式エッチング時、半導体基板100内に形成された格子損傷層等の欠陥を除去するための薄い熱酸化膜112を形成する。
【0046】
熱酸化膜112は、100〜500オングストローム程度の範囲内に形成される。
【0047】
図5において、トレンチ110がオーバーフィル(overfill)されるようにトレンチフィリング絶縁膜113、114を形成する。
【0048】
トレンチフィリング用絶縁膜113、114は、USG(Undoped Silicate Glass)膜113及びPE−TEOS(Tetra Ethly Ortho Silicate)膜114が順次的に積層された多層膜として、USG膜113は、トレンチ110深さが0.25μmである時、約5000オングストローム厚さで形成される。
【0049】
図4を参照すると、トレンチフィリング用絶縁膜113、114を平坦化工程でエッチングしてトレンチ隔離膜113aを形成する。
【0050】
平坦化工程は、CMP(Chemical Mechanical Polishing)工程等に進行され、この時トレンチエッチングマスク層106の窒化膜102がエッチング停止層(etch stopper)として使用される。
【0051】
図8は、本発明の実施形態による半導体装置のトレンチフィリング絶縁膜113の緻密化熱処理工程条件を示すグラフである。
【0052】
図8を参照すると、絶縁膜113、114を平坦化した後、トレンチ110形成時、発生された半導体基板100の損傷を除去し、絶縁膜113を緻密化するための熱処理工程を行う。まず400〜650℃の温度範囲を有する待機(stand−by)状態区間115を進行する。
【0053】
待機状態で1000℃に温度を増加させる第1ランプアップ(ramp up)区間116を進行する。
【0054】
第1ランプアップ区間116の時間に対する温度増加速度は、従来1000℃以下の熱処理条件と同じように、7.5℃/minである。
【0055】
1000℃から1150℃以上に温度を増加させる第2ランプアップ区間117を進行する。
【0056】
第2ランプアップ区間117の時間に対する温度増加速度は、5.0℃/minである。
【0057】
このように、第2ランプアップ区間117の温度増加速度は、半導体基板110に及ぼすストレスを最小化するため、第1ランプアップ区間116より相対的に低い速度を有させる。
【0058】
次、1150℃以上に温度を増加させた状態で、トレンチフィリング用絶縁膜113を緻密化させるアニーリング区間119を進行する。
【0059】
アニーリング区間119は、窒素雰囲気(N2 ambient)で行われる。
【0060】
参照番号118及び120は、各々アニーリング区間119前後の待機区間を示す。
【0061】
アニーリング区間119を進行した後、1150℃以上の温度から再び1000℃に温度を減少させる第1ランプダウン区間121を進行する。
【0062】
第1ランプダウン区間121の時間に対する温度減少速度は、2.0℃/minである。
【0063】
1000℃から再び待機状態に温度を減少させる第2ランプダウン区間122を進行する。
【0064】
第2ランプダウン区間122は、従来1000℃以下の熱処理条件と同じように、3.3℃/minの速度で温度を減少させる。
【0065】
このように、第1ランプダウン区間121を第2ランプダウン区間122より相対的に低い速度で温度を減少させることも、半導体基板100に及ぼすストレスを最小化するためである。
【0066】
符号123は、絶縁膜緻密化熱処理工程後、基板100がアンローディング(unloading)される区間を示す。
【0067】
一方、平坦化工程前にトレンチ110形成時、発生された半導体基板100の欠陥を除去し、絶縁膜113、114を緻密化させるための熱処理工程を行うことができる。
【0068】
このような平坦化工程前の熱処理工程は、1000℃以下の温度を有する窒素雰囲気でアニーリング工程に行われる。
【0069】
最後に、トレンチエッチングマスク層106である窒化膜102及びパッド酸化膜101を除去すると、図2fに図示されたように、トレンチ隔離113aが形成される。
【0070】
図9は、本発明の実施形態によるトレンチ隔離113aを有する半導体装置を示す断面図である。
【0071】
図9を参照すると、トレンチ隔離113aを形成した後、素子隔離形成領域bにゲート酸化膜124を形成し、ゲート酸化膜124上にゲート電極層126、128を形成すると、結果的にトレンチ隔離113aによって素子が分離された半導体装置が形成される。
【0072】
【発明の効果】
本発明は、従来のトレンチフィリング絶縁膜の緻密化のための熱処理条件がトレンチエッチング時、発生された小さい基板損傷をむしろ増加させ、半導体基板とトレンチフィリング絶縁膜のストレスを増加させることによって、接合漏洩及びトランジスターのソース/ドレーンの絶えないターンオン現象等を発生させる問題点を解決したもので、トレンチフィリング絶縁膜の緻密化のための熱処理条件を最適化させることによって、トレンチエッチング時、発生された基板損傷が除去でき、半導体基板とトレンチフィリング絶縁膜の熱膨張係数差によるストレスを最小化させることができる効果がある。これにより、製品の収率を向上させ、信頼性を向上させることができる効果がある。
【図面の簡単な説明】
【図1】 従来の半導体装置のトレンチフィリング絶縁膜の緻密化熱処理工程条件を示すグラフである。
【図2】 本発明の実施形態による半導体装置のトレンチ隔離形成方法を示す断面図である。
【図3】 本発明の実施形態による半導体装置のトレンチ隔離形成方法を示す断面図である。
【図4】 本発明の実施形態による半導体装置のトレンチ隔離形成方法を示す断面図である。
【図5】 本発明の実施形態による半導体装置のトレンチ隔離形成方法を示す断面図である。
【図6】 本発明の実施形態による半導体装置のトレンチ隔離形成方法を示す断面図である。
【図7】 本発明の実施形態による半導体装置のトレンチ隔離形成方法を示す断面図である。
【図8】 本発明の実施形態による半導体装置のトレンチフィリング絶縁膜の緻密化熱処理工程条件を示すグラフである。
【図9】 本発明の実施形態によるトレンチ隔離を有する半導体装置を示す断面図である。
【符号の説明】
100:半導体基板
106:エッチングマスク層
108:フォトレジスト膜パターン
110:トレンチ
112:熱酸化膜
113、114:トレンチフィリング絶縁膜
113a:トレンチ隔離膜
124:ゲート酸化膜
126、128:ゲート電極層
Claims (14)
- 半導体基板上にトレンチエッチングマスク層を形成する段階と、前記トレンチエッチングマスク層をパターニングしてトレンチ形成領域の半導体基板を露出させる段階と、前記露出された半導体基板を所定の深さでエッチングしてトレンチを形成する段階と、前記トレンチ内壁の半導体基板を酸化させて薄い酸化膜を形成する段階と、前記トレンチをトレンチフィリング用絶縁膜で充填する段階と、前記トレンチエッチング時、発生した基板損傷除去及び前記絶縁膜を緻密化させるための熱処理を、少なくとも1150℃以上の高温で行う段階とを含み、
前記薄い酸化膜の厚さは、100〜500オングストロームの範囲であり、
前記熱処理は、5.0℃/minの条件で温度を前記1000℃から1150℃以上に増加させるランプアップ段階を含む、
ことを特徴とする半導体装置のトレンチ隔離形成方法。 - 前記トレンチエッチングマスク層は、パッド酸化膜及び窒化膜、HTO膜、ARC膜が順次的に積層された膜であることを特徴とする請求項1に記載の半導体装置のトレンチ隔離形成方法。
- 前記トレンチ深さは、0.1〜1.5μmの範囲であることを特徴とする請求項1に記載の半導体装置のトレンチ隔離形成方法。
- 前記トレンチフィリング用絶縁膜は、USG膜であることを特徴とする請求項1に記載の半導体装置のトレンチ隔離形成方法。
- 前記熱処理は、7.5℃/minの条件で、温度を待機状態1000℃に増加させる第1ランプアップ段階と、5.0℃/minの条件で温度を前記1000℃から1150℃以上に増加させる第2ランプアップ段階と、1150℃以上の温度によるアニーリング段階と、2.0℃/minの条件で温度を1150℃以上から1000℃に減少させる第1ランプダウン段階と、3.3℃/minの条件で温度を1000℃から待機状態に減少させる第2ランプダウン段階とを含むことを特徴とする請求項1に記載の半導体装置のトレンチ隔離形成方法。
- 半導体基板上にトレンチエッチングマスク層を形成する段階と、
前記トレンチエッチングマスク層をパターニングしてトレンチ形成領域の半導体基板を露出させる段階と、
前記露出された半導体基板を所定の深さでエッチングしてトレンチを形成する段階と、
前記トレンチ内壁の半導体基板を酸化させて薄い酸化膜を形成する段階と、
前記トレンチをトレンチフィリング用絶縁膜で充填させる段階と、
前記トレンチエッチング時、発生した基板損傷除去及び前記絶縁膜を緻密化させるための第1熱処理工程を、1000℃以下の温度で行う段階と、
前記トレンチフィリング絶縁膜を平坦化エッチングする段階と、
前記トレンチエッチング時、発生した基板損傷除去及び前記絶縁膜を緻密化させるための第2熱処理工程を、少なくとも1150℃以上の温度で行う段階と、
を順次行う半導体装置のトレンチ隔離形成方法において、
前記薄い酸化膜の厚さは、100〜500オングストロームの範囲を有し、
前記第2熱処理工程は、7.0℃/minの条件で温度を前記1000℃から1150℃以上に増加させるランプアップ段階を含む、
ことを特徴とする半導体装置のトレンチ隔離形成方法。 - 前記トレンチエッチングマスク層は、パッド酸化膜及び窒化膜、HTO膜、ARC膜が順次的に積層された膜であることを特徴とする請求項6に記載の半導体装置のトレンチ隔離形成方法。
- 前記トレンチ深さは、0.1〜1.5μmの範囲を有することを特徴とする請求項6に記載の半導体装置のトレンチ隔離形成方法。
- 前記トレンチフィリング用絶縁膜は、USG膜であることを特徴とする請求項6に記載の半導体装置のトレンチ隔離形成方法。
- 前記第2熱処理工程は、温度を待機状態から1000℃に増加させる第1ランプアップ段階と、温度を1000℃から1150℃以上に増加させる第2ランプアップ段階と、1150℃以上の温度で絶縁膜を緻密化させるアニーリング段階と、温度を1150℃以上から1000℃に減少させる第1ランプダウン段階と、1000℃から待機状態に減少させる第2ランプダウン段階とを含むことを特徴とする請求項6に記載の半導体装置のトレンチ隔離形成方法。
- 前記第2ランプアップ段階は、前記第1ランプアップ段階より、相対的に低い速度で温度を増加させることを特徴とする請求項10に記載の半導体装置のトレンチ隔離形成方法。
- 前記第1ランプアップ段階の時間に対する温度増加速度は、7.5℃/minであり、前記第2ランプアップ段階の時間に対する温度増加速度は、5.0℃/minであることを特徴とする請求項10に記載の半導体装置のトレンチ隔離形成方法。
- 前記第1ランプダウン段階は、前記第2ランプダウン段階より相対的に低い速度で温度を減少させることを特徴とする請求項10に記載の半導体装置のトレンチ隔離形成方法。
- 前記第1ランプダウン段階の時間に対する温度減少速度は、2.0℃/minであり、前記第2ランプダウン段階の時間に対する温度減少速度は、3.3℃/minであることを特徴とする請求項10に記載の半導体装置のトレンチ隔離形成方法。
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