JP4498483B2 - 半導体装置のトレンチ隔離形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のトレンチ隔離（ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）形成方法に関するものであり、より詳しくは、トレンチフィリング（ｆｉｌｌｉｎｇ）絶縁膜の緻密化（ｄｅｎｓｉｆｉｃａｔｉｏｎ）熱処理条件を最適化してトレンチ隔離特性を向上させる半導体装置のトレンチ隔離形成方法に関するものである。
【０００２】
【従来の技術】
半導体素子が高集積化されることによって、小さい面積で、優秀な電気的な絶縁特性を有する単位素子の分離のための隔離形成技術が要求されている。
【０００３】
現在、２５６Ｍｂｉｔ ＤＲＡＭの場合、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄｅ ｏｆ Ｓｉｌｉｃｏｎ）系列隔離技術では、アクティブ（ａｃｔｉｖｅ）領域の確保及び絶縁特性の確保が限界に達するようになった。
【０００４】
ＬＯＣＯＳ技術は、バーズビーク（ｂｉｒｄ’ｓ ｂｅａｋ）によるアクティブオープニング（ａｃｔｉｖｅ ｏｐｅｎｉｎｇ）不良、フィールド酸化膜のシンニング（ｆｉｅｌｄ ｏｘｉｄｅ ｔｈｉｎｎｉｎｇ）による後続工程マージン減少、フィールド酸化膜（ｆｉｅｌｄ ｏｘｉｄｅ）のシリコン（ｓｉｌｉｃｏｎ）表面下部にリセス（ｒｅｃｅｓｓ）される量の不足のため発生される電気的な特性不良等、いろいろの問題点を有する。
【０００５】
これにより、酸化（ｏｘｉｄａｔｉｏｎ）工程を利用してフィールド酸化膜を形成せずに、シリコン基板を隔離に必要な深さほどエッチングしてトレンチを形成し、このトレンチをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化膜でフィリングした後、平坦化（ｐｌａｎａｒｉｚａｔｉｏｎ）させて素子隔離を具現する浅いトレンチ隔離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：以下、ＳＴＩと称する）技術が開発された。
【０００６】
しかし、ＳＴＩ技術は、トレンチエッチング工程で、プラズマ（ｐｌａｓｍａ）による半導体基板の格子損傷のためディスロケーション（ｄｉｓｌｏｃａｔｉｏｎ）等が発生されて、接合漏洩（ｊｕｎｃｔｉｏｎ ｌｅａｋａｇｅ）及びトランジスタのソース（ｓｏｕｒｃｅ）とドレｉン（ｄｒａｉｎ）との間が常時ターンオン（ｔｕｒｎ ｏｎ）する現象が生じる等、いろいろの問題点を発生させる。
【０００７】
図１は、従来の半導体装置のトレンチフィリング絶縁膜の緻密化（ｄｅｎｓｉｆｉｃａｔｉｏｎ）熱処理工程条件を示すグラフである。
【０００８】
図１を参照すると、従来の半導体装置のトレンチ隔離形成時、絶縁膜緻密化熱処置工程は、まず、４００〜６５０℃温度範囲での待機状態区間１を亙って１０００℃まで温度を増加させるランプアップ（ｌａｍｐ ｕｐ）区間２を進行する。
【０００９】
ランプアップ区間２において、７．５℃／ｍｉｎの速度で温度を増加させる。
【００１０】
１０００℃で、絶縁膜の緻密化のためのアニーリング（ａｎｎｅａｌｉｎｇ）区間４を亙った後、再び待機状態の温度になるようにランプダウン区間６を進行する。
【００１１】
ランプダウン区間６において、３．３℃／ｍｉｎの速度で温度を減少させる。
【００１２】
符号３及び符号５は、アニーリング区間４前後の１０００℃での待機区間を示し、参照番号７は、基板アンローディング（ｕｎｌｏａｄｉｎｇ）区間を示す。
【００１３】
しかし、絶縁膜緻密化工程を経りながら、トレンチエッチング時、発生された半導体基板内の小さい欠陥（ｄｅｆｅｃｔ）が、むしろ特定方向へのディスロケションプレーン（ｄｉｓｌｏｃａｔｉｏｎ ｐｌａｎｅ）、又はディスロケションライン（ｄｉｓｌｏｃａｔｉｏｎ ｌｉｎｅ）等に成長するようになる。これは、トレンチフィリング物質と半導体基板の熱膨張係数差による強いストレス（ｓｔｒｅｓｓ）のため発生され、漏洩ソース（ｌｅａｋａｇｅ ｓｏｕｒｃｅ）で作用するようになる。
【００１４】
ディスロケーションは、トレンチ下部のエッジ（ｅｄｇｅ）部分、又は側壁（ｓｉｄｅｗａｌｌ）部位に主に発生される。
【００１５】
【発明が解決しようとする課題】
本発明は、上述の諸般の問題点を解決するため提案されたこととして、トレンチエッチング時、発生された欠陥が除去でき、トレンチフィリング絶縁膜とシリコン基板の熱膨張係数差によるストレスが最小化できる半導体装置のトレンチ隔離形成方法を提供することがその目的である。
【００１６】
【課題を解決するための手段】
上述の目的を達成するための本発明によると、半導体装置のトレンチ隔離形成方法は、半導体基板上にトレンチエッチングマスク層を形成する段階と、トレンチエッチングマスク層をパターニングしてトレンチ形成領域の半導体基板を露出させる段階と、露出された半導体基板を所定の深さでエッチングしてトレンチを形成する段階と、トレンチ内壁の半導体基板を酸化させて薄い酸化膜を形成する段階と、トレンチをトレンチフィリング用絶縁膜で充填する段階と、トレンチエッチング時、発生された基板損傷を除去するための熱処理を、少なくとも１１５０℃以上の高温で行う段階とを含む。
【００１７】
この方法の望ましい実施形態において、トレンチエッチングマスク層は、パッド酸化膜及び窒化膜、ＨＴＯ膜、ＡＲＣ膜が順次的に積層された膜である。
【００１８】
この方法の望ましい実施形態において、トレンチ深さは、０．１〜１．５μｍの範囲を有する。
【００１９】
この方法の望ましい実施形態において、薄い酸化膜の厚さは、１００〜５００オングストロームの範囲を有する。
【００２０】
この方法の望ましい実施形態において、トレンチフィリング用絶縁膜は、ＵＳＧ膜である。
【００２１】
この方法の望ましい実施形態において、高温熱処理は、７．５℃／ｍｉｎの条件で、温度を待機状態から１０００℃に増加させる第１ランプアップ段階と、５．０℃／ｍｉｎの条件で温度を１０００℃から１１５０℃以上に増加させる第２ランプアップ段階と、１１５０以上の温度で絶縁膜を緻密化させるアニーリング段階と、２．０℃／ｍｉｎの条件で温度を１１５０℃以上から１０００℃に減少させる第１ランプダウン段階と、３．３℃／ｍｉｎの条件で温度を１０００℃から待機状態に減少させる第２ランプダウン段階とを含む。
【００２２】
上述の目的を達成するための本発明によると、半導体装置のトレンチ隔離形成方法は、半導体基板上にトレンチエッチングマスク層を形成する段階と、トレンチエッチングマスク層をパターニングしてトレンチ形成領域の半導体基板を露出させる段階と、露出された半導体基板を所定の深さでエッチングしてトレンチを形成する段階と、トレンチ内壁の半導体基板を酸化させて薄い酸化膜を形成する段階と、トレンチをトレンチフィリング用絶縁膜で充填させる段階と、トレンチエッチング時、発生された基板損傷除去及び絶縁膜を緻密化させるための第１熱処理工程を行うが、１０００℃以上の温度で行う段階と、トレンチフィリング用絶縁膜を平坦化エッチングする段階と、トレンチエッチング時、発生された半導体基板損傷除去及び絶縁膜を緻密化させるための第２熱処理工程を行うが、少なくとも１０００℃以上の温度で行う段階とを含む。
【００２３】
この方法の望ましい実施形態において、トレンチエッチングマスク層は、パッド酸化膜及び窒化膜、ＨＴＯ膜、ＡＲＣ膜が順次的に積層された膜である。
【００２４】
この方法の望ましい実施形態において、トレンチ深さは、０．１〜１．５μｍの範囲を有する。
【００２５】
この方法の望ましい実施形態において、薄い酸化膜の厚さは、１００〜５００オングストロームの範囲を有する。
【００２６】
この方法の望ましい実施形態において、トレンチフィリング用絶縁膜は、ＵＳＧ膜である。
【００２７】
この方法の望ましい実施形態において、第２熱処理工程は、温度を待機状態から１０００℃に増加させる第１ランプアップ段階と、温度を１０００℃から少なくとも１１５０℃以上に増加させる第２ランプアップ段階と、１１５０℃以上の温度で絶縁膜を緻密化させるアニーリング段階と、温度を１１５０℃以上から１０００℃に減少させる第１ランプダウン段階と、温度を１０００℃から待機状態に減少させる第２ランプダウン段階とを含む。
【００２８】
この方法の望ましい実施形態において、第２ランプアップ段階は、第１ランプアップ段階より、相対的に低い速度で温度を増加させる。
【００２９】
この方法の望ましい実施形態において、第１ランプアップ段階の時間に対する温度増加速度は、７．５℃／ｍｉｎであり、第２ランプアップ段階の時間に対する温度増加速度は、５．０℃／ｍｉｎである。
【００３０】
この方法の望ましい実施形態において、第１ランプダウン段階は、第２ランプダウン段階より相対的に低い速度で温度を減少させる。
【００３１】
この望ましい実施形態において、第１ランプダウン段階の時間に対する温度減少速度は、２．０℃／ｍｉｎであり、第２ランプダウン段階の時間に対する温度減少速度は、３．３℃／ｍｉｎである。
【００３２】
（作用）
本発明による半導体装置のトレンチ隔離形成方法は、トレンチフィリング絶縁膜の熱処理工程条件を最適化させてトレンチエッチング時、発生された欠陥が除去でき、トレンチフィリング絶縁膜とシリコン基板の熱膨張係数差によるストレスを最小化させる。
【００３３】
【発明の実施の形態】
図８を参照すると、本発明の実施形態による新規した半導体装置のトレンチ隔離形成方法は、半導体基板１００上にトレンチエッチングマスク層１０６を形成し、これをパターニングしてトレンチ隔離形成領域ａの半導体基板１００を露出させる。露出された半導体基板１００をエッチングしてトレンチ１１０を形成する。トレンチ１１０内壁を酸化させて薄い酸化膜を形成した後、トレンチ１００をトレンチフィリング絶縁膜１１３、１１４で充填する。トレンチエッチング時、発生された損傷を除去するための熱処理を行うが、少なくとも１１５０℃以上の高温で行う。このような半導体装置の製造方法によって、トレンチフィリング絶縁膜１１３の緻密化のための熱処理条件を最適化させることによって、トレンチエッチング時、発生された基板損傷が除去でき、半導体基板１００とトレンチフィリング絶縁膜１１３の熱膨張係数差によるストレスを最小化させることができる。従って、製品の収率（ｙｉｅｌｄ）を向上させ、信頼性（ｒｅｌｉａｂｉｌｉｔｙ）を向上させることができる効果がある。
【００３４】
以下、図２から図９まで参照して、本発明の実施形態を詳細に説明する。
【００３５】
図２乃至図７までは、本発明の実施形態による半導体装置のトレンチ隔離１１３ａ形成方法を順次的に示す断面図である。
【００３６】
図２を参照すると、本発明の実施形態による半導体装置のトレンチ隔離１１３ａ形成方法は、まず半導体基板１１０上にトレンチエッチングマスク層１０６を形成する。
【００３７】
トレンチエッチングマスク層１０６は、パッド酸化膜（ｐａｄ ｏｘｉｄｅ ｌａｙｅｒ）１０１及び窒化膜１０２、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜１０３、そしてＡＲＣ（Ａｎｔｉ−ＲｅｆｌｅｃｔｉｖｅＣｏａｔｉｎｇ）膜であるＳｉＯＮ膜１０４が順次的に積層された多層膜である。
【００３８】
パッド酸化膜１０１は、熱酸化（ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）方法で７０〜１６０オングストローム範囲内に形成される。
【００３９】
窒化膜１０２は、約１５００オングストロームの厚さで形成され、ＨＴＯ膜１０３は、約５００オングストロームの厚さで形成され、ＳｉＯＮ膜１０３は、約６００オングストロームの厚さで形成される。
【００４０】
ＨＴＯ膜１０３とＳｉＯＮ膜１０４は、後続トレンチエッチングと平坦化工程でトレンチエッチングマスク（ｍａｓｋ）役割を果たす。そしてＳｉＯＮ膜１０４は、フォトリソグラフィ（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程において、臨界寸法（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ）の均一度（ｕｎｉｆｏｒｍｉｔｙ）及び工程マージン（ｍａｒｇｉｎ）を確保することに、役に立つ。
【００４１】
トレンチエッチングマスク層１０６上にトレンチ隔離形成領域ａと素子形成領域ｂを定義して、フォトレジスト膜パターン（ｐｈｏｔｏｒｅｓｉｓｔ ｌａｙｅｒ ｐａｔｔｅｒｎ）１０８を形成する。フォトレジスト膜パターン１０８をマスクとして使用してトレンチ隔離形成領域ａの半導体基板１００が露出されるようにトレンチエッチングマスク層１０６をパターニング（ｐａｔｔｅｒｎｉｎｇ）する。
【００４２】
図３において、露出された半導体基板１００を乾式エッチング（ｄｒｙ ｅｔｃｈ）してトレンチ１１０を形成する。
【００４３】
トレンチ１１０深さは、０．１〜１．５μｍ範囲内に形成する。現在トレンチ１１０深さは、０．２５μｍをターゲット（ｔａｒｇｅｔ）で進行されている。
【００４４】
トレンチ１１０形成時、トレンチエッチングマスク層１０６の一部と共にエッチングされてＨＴＯ膜１０３が露出される。
【００４５】
図４を参照すると、トレンチ内壁、即ちトレンチ下部及び両側壁にトレンチ形成のための乾式エッチング時、半導体基板１００内に形成された格子損傷層等の欠陥を除去するための薄い熱酸化膜１１２を形成する。
【００４６】
熱酸化膜１１２は、１００〜５００オングストローム程度の範囲内に形成される。
【００４７】
図５において、トレンチ１１０がオーバーフィル（ｏｖｅｒｆｉｌｌ）されるようにトレンチフィリング絶縁膜１１３、１１４を形成する。
【００４８】
トレンチフィリング用絶縁膜１１３、１１４は、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜１１３及びＰＥ−ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｌｙ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜１１４が順次的に積層された多層膜として、ＵＳＧ膜１１３は、トレンチ１１０深さが０．２５μｍである時、約５０００オングストローム厚さで形成される。
【００４９】
図４を参照すると、トレンチフィリング用絶縁膜１１３、１１４を平坦化工程でエッチングしてトレンチ隔離膜１１３ａを形成する。
【００５０】
平坦化工程は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程等に進行され、この時トレンチエッチングマスク層１０６の窒化膜１０２がエッチング停止層（ｅｔｃｈ ｓｔｏｐｐｅｒ）として使用される。
【００５１】
図８は、本発明の実施形態による半導体装置のトレンチフィリング絶縁膜１１３の緻密化熱処理工程条件を示すグラフである。
【００５２】
図８を参照すると、絶縁膜１１３、１１４を平坦化した後、トレンチ１１０形成時、発生された半導体基板１００の損傷を除去し、絶縁膜１１３を緻密化するための熱処理工程を行う。まず４００〜６５０℃の温度範囲を有する待機（ｓｔａｎｄ−ｂｙ）状態区間１１５を進行する。
【００５３】
待機状態で１０００℃に温度を増加させる第１ランプアップ（ｒａｍｐ ｕｐ）区間１１６を進行する。
【００５４】
第１ランプアップ区間１１６の時間に対する温度増加速度は、従来１０００℃以下の熱処理条件と同じように、７．５℃／ｍｉｎである。
【００５５】
１０００℃から１１５０℃以上に温度を増加させる第２ランプアップ区間１１７を進行する。
【００５６】
第２ランプアップ区間１１７の時間に対する温度増加速度は、５．０℃／ｍｉｎである。
【００５７】
このように、第２ランプアップ区間１１７の温度増加速度は、半導体基板１１０に及ぼすストレスを最小化するため、第１ランプアップ区間１１６より相対的に低い速度を有させる。
【００５８】
次、１１５０℃以上に温度を増加させた状態で、トレンチフィリング用絶縁膜１１３を緻密化させるアニーリング区間１１９を進行する。
【００５９】
アニーリング区間１１９は、窒素雰囲気（Ｎ２ ａｍｂｉｅｎｔ）で行われる。
【００６０】
参照番号１１８及び１２０は、各々アニーリング区間１１９前後の待機区間を示す。
【００６１】
アニーリング区間１１９を進行した後、１１５０℃以上の温度から再び１０００℃に温度を減少させる第１ランプダウン区間１２１を進行する。
【００６２】
第１ランプダウン区間１２１の時間に対する温度減少速度は、２．０℃／ｍｉｎである。
【００６３】
１０００℃から再び待機状態に温度を減少させる第２ランプダウン区間１２２を進行する。
【００６４】
第２ランプダウン区間１２２は、従来１０００℃以下の熱処理条件と同じように、３．３℃／ｍｉｎの速度で温度を減少させる。
【００６５】
このように、第１ランプダウン区間１２１を第２ランプダウン区間１２２より相対的に低い速度で温度を減少させることも、半導体基板１００に及ぼすストレスを最小化するためである。
【００６６】
符号１２３は、絶縁膜緻密化熱処理工程後、基板１００がアンローディング（ｕｎｌｏａｄｉｎｇ）される区間を示す。
【００６７】
一方、平坦化工程前にトレンチ１１０形成時、発生された半導体基板１００の欠陥を除去し、絶縁膜１１３、１１４を緻密化させるための熱処理工程を行うことができる。
【００６８】
このような平坦化工程前の熱処理工程は、１０００℃以下の温度を有する窒素雰囲気でアニーリング工程に行われる。
【００６９】
最後に、トレンチエッチングマスク層１０６である窒化膜１０２及びパッド酸化膜１０１を除去すると、図２ｆに図示されたように、トレンチ隔離１１３ａが形成される。
【００７０】
図９は、本発明の実施形態によるトレンチ隔離１１３ａを有する半導体装置を示す断面図である。
【００７１】
図９を参照すると、トレンチ隔離１１３ａを形成した後、素子隔離形成領域ｂにゲート酸化膜１２４を形成し、ゲート酸化膜１２４上にゲート電極層１２６、１２８を形成すると、結果的にトレンチ隔離１１３ａによって素子が分離された半導体装置が形成される。
【００７２】
【発明の効果】
本発明は、従来のトレンチフィリング絶縁膜の緻密化のための熱処理条件がトレンチエッチング時、発生された小さい基板損傷をむしろ増加させ、半導体基板とトレンチフィリング絶縁膜のストレスを増加させることによって、接合漏洩及びトランジスターのソース／ドレーンの絶えないターンオン現象等を発生させる問題点を解決したもので、トレンチフィリング絶縁膜の緻密化のための熱処理条件を最適化させることによって、トレンチエッチング時、発生された基板損傷が除去でき、半導体基板とトレンチフィリング絶縁膜の熱膨張係数差によるストレスを最小化させることができる効果がある。これにより、製品の収率を向上させ、信頼性を向上させることができる効果がある。
【図面の簡単な説明】
【図１】 従来の半導体装置のトレンチフィリング絶縁膜の緻密化熱処理工程条件を示すグラフである。
【図２】 本発明の実施形態による半導体装置のトレンチ隔離形成方法を示す断面図である。
【図３】 本発明の実施形態による半導体装置のトレンチ隔離形成方法を示す断面図である。
【図４】 本発明の実施形態による半導体装置のトレンチ隔離形成方法を示す断面図である。
【図５】 本発明の実施形態による半導体装置のトレンチ隔離形成方法を示す断面図である。
【図６】 本発明の実施形態による半導体装置のトレンチ隔離形成方法を示す断面図である。
【図７】 本発明の実施形態による半導体装置のトレンチ隔離形成方法を示す断面図である。
【図８】 本発明の実施形態による半導体装置のトレンチフィリング絶縁膜の緻密化熱処理工程条件を示すグラフである。
【図９】 本発明の実施形態によるトレンチ隔離を有する半導体装置を示す断面図である。
【符号の説明】
１００：半導体基板
１０６：エッチングマスク層
１０８：フォトレジスト膜パターン
１１０：トレンチ
１１２：熱酸化膜
１１３、１１４：トレンチフィリング絶縁膜
１１３ａ：トレンチ隔離膜
１２４：ゲート酸化膜
１２６、１２８：ゲート電極層
【発明の属する技術分野】
本発明は、半導体装置のトレンチ隔離（ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）形成方法に関するものであり、より詳しくは、トレンチフィリング（ｆｉｌｌｉｎｇ）絶縁膜の緻密化（ｄｅｎｓｉｆｉｃａｔｉｏｎ）熱処理条件を最適化してトレンチ隔離特性を向上させる半導体装置のトレンチ隔離形成方法に関するものである。
【０００２】
【従来の技術】
半導体素子が高集積化されることによって、小さい面積で、優秀な電気的な絶縁特性を有する単位素子の分離のための隔離形成技術が要求されている。
【０００３】
現在、２５６Ｍｂｉｔ ＤＲＡＭの場合、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄｅ ｏｆ Ｓｉｌｉｃｏｎ）系列隔離技術では、アクティブ（ａｃｔｉｖｅ）領域の確保及び絶縁特性の確保が限界に達するようになった。
【０００４】
ＬＯＣＯＳ技術は、バーズビーク（ｂｉｒｄ’ｓ ｂｅａｋ）によるアクティブオープニング（ａｃｔｉｖｅ ｏｐｅｎｉｎｇ）不良、フィールド酸化膜のシンニング（ｆｉｅｌｄ ｏｘｉｄｅ ｔｈｉｎｎｉｎｇ）による後続工程マージン減少、フィールド酸化膜（ｆｉｅｌｄ ｏｘｉｄｅ）のシリコン（ｓｉｌｉｃｏｎ）表面下部にリセス（ｒｅｃｅｓｓ）される量の不足のため発生される電気的な特性不良等、いろいろの問題点を有する。
【０００５】
これにより、酸化（ｏｘｉｄａｔｉｏｎ）工程を利用してフィールド酸化膜を形成せずに、シリコン基板を隔離に必要な深さほどエッチングしてトレンチを形成し、このトレンチをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化膜でフィリングした後、平坦化（ｐｌａｎａｒｉｚａｔｉｏｎ）させて素子隔離を具現する浅いトレンチ隔離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：以下、ＳＴＩと称する）技術が開発された。
【０００６】
しかし、ＳＴＩ技術は、トレンチエッチング工程で、プラズマ（ｐｌａｓｍａ）による半導体基板の格子損傷のためディスロケーション（ｄｉｓｌｏｃａｔｉｏｎ）等が発生されて、接合漏洩（ｊｕｎｃｔｉｏｎ ｌｅａｋａｇｅ）及びトランジスタのソース（ｓｏｕｒｃｅ）とドレｉン（ｄｒａｉｎ）との間が常時ターンオン（ｔｕｒｎ ｏｎ）する現象が生じる等、いろいろの問題点を発生させる。
【０００７】
図１は、従来の半導体装置のトレンチフィリング絶縁膜の緻密化（ｄｅｎｓｉｆｉｃａｔｉｏｎ）熱処理工程条件を示すグラフである。
【０００８】
図１を参照すると、従来の半導体装置のトレンチ隔離形成時、絶縁膜緻密化熱処置工程は、まず、４００〜６５０℃温度範囲での待機状態区間１を亙って１０００℃まで温度を増加させるランプアップ（ｌａｍｐ ｕｐ）区間２を進行する。
【０００９】
ランプアップ区間２において、７．５℃／ｍｉｎの速度で温度を増加させる。
【００１０】
１０００℃で、絶縁膜の緻密化のためのアニーリング（ａｎｎｅａｌｉｎｇ）区間４を亙った後、再び待機状態の温度になるようにランプダウン区間６を進行する。
【００１１】
ランプダウン区間６において、３．３℃／ｍｉｎの速度で温度を減少させる。
【００１２】
符号３及び符号５は、アニーリング区間４前後の１０００℃での待機区間を示し、参照番号７は、基板アンローディング（ｕｎｌｏａｄｉｎｇ）区間を示す。
【００１３】
しかし、絶縁膜緻密化工程を経りながら、トレンチエッチング時、発生された半導体基板内の小さい欠陥（ｄｅｆｅｃｔ）が、むしろ特定方向へのディスロケションプレーン（ｄｉｓｌｏｃａｔｉｏｎ ｐｌａｎｅ）、又はディスロケションライン（ｄｉｓｌｏｃａｔｉｏｎ ｌｉｎｅ）等に成長するようになる。これは、トレンチフィリング物質と半導体基板の熱膨張係数差による強いストレス（ｓｔｒｅｓｓ）のため発生され、漏洩ソース（ｌｅａｋａｇｅ ｓｏｕｒｃｅ）で作用するようになる。
【００１４】
ディスロケーションは、トレンチ下部のエッジ（ｅｄｇｅ）部分、又は側壁（ｓｉｄｅｗａｌｌ）部位に主に発生される。
【００１５】
【発明が解決しようとする課題】
本発明は、上述の諸般の問題点を解決するため提案されたこととして、トレンチエッチング時、発生された欠陥が除去でき、トレンチフィリング絶縁膜とシリコン基板の熱膨張係数差によるストレスが最小化できる半導体装置のトレンチ隔離形成方法を提供することがその目的である。
【００１６】
【課題を解決するための手段】
上述の目的を達成するための本発明によると、半導体装置のトレンチ隔離形成方法は、半導体基板上にトレンチエッチングマスク層を形成する段階と、トレンチエッチングマスク層をパターニングしてトレンチ形成領域の半導体基板を露出させる段階と、露出された半導体基板を所定の深さでエッチングしてトレンチを形成する段階と、トレンチ内壁の半導体基板を酸化させて薄い酸化膜を形成する段階と、トレンチをトレンチフィリング用絶縁膜で充填する段階と、トレンチエッチング時、発生された基板損傷を除去するための熱処理を、少なくとも１１５０℃以上の高温で行う段階とを含む。
【００１７】
この方法の望ましい実施形態において、トレンチエッチングマスク層は、パッド酸化膜及び窒化膜、ＨＴＯ膜、ＡＲＣ膜が順次的に積層された膜である。
【００１８】
この方法の望ましい実施形態において、トレンチ深さは、０．１〜１．５μｍの範囲を有する。
【００１９】
この方法の望ましい実施形態において、薄い酸化膜の厚さは、１００〜５００オングストロームの範囲を有する。
【００２０】
この方法の望ましい実施形態において、トレンチフィリング用絶縁膜は、ＵＳＧ膜である。
【００２１】
この方法の望ましい実施形態において、高温熱処理は、７．５℃／ｍｉｎの条件で、温度を待機状態から１０００℃に増加させる第１ランプアップ段階と、５．０℃／ｍｉｎの条件で温度を１０００℃から１１５０℃以上に増加させる第２ランプアップ段階と、１１５０以上の温度で絶縁膜を緻密化させるアニーリング段階と、２．０℃／ｍｉｎの条件で温度を１１５０℃以上から１０００℃に減少させる第１ランプダウン段階と、３．３℃／ｍｉｎの条件で温度を１０００℃から待機状態に減少させる第２ランプダウン段階とを含む。
【００２２】
上述の目的を達成するための本発明によると、半導体装置のトレンチ隔離形成方法は、半導体基板上にトレンチエッチングマスク層を形成する段階と、トレンチエッチングマスク層をパターニングしてトレンチ形成領域の半導体基板を露出させる段階と、露出された半導体基板を所定の深さでエッチングしてトレンチを形成する段階と、トレンチ内壁の半導体基板を酸化させて薄い酸化膜を形成する段階と、トレンチをトレンチフィリング用絶縁膜で充填させる段階と、トレンチエッチング時、発生された基板損傷除去及び絶縁膜を緻密化させるための第１熱処理工程を行うが、１０００℃以上の温度で行う段階と、トレンチフィリング用絶縁膜を平坦化エッチングする段階と、トレンチエッチング時、発生された半導体基板損傷除去及び絶縁膜を緻密化させるための第２熱処理工程を行うが、少なくとも１０００℃以上の温度で行う段階とを含む。
【００２３】
この方法の望ましい実施形態において、トレンチエッチングマスク層は、パッド酸化膜及び窒化膜、ＨＴＯ膜、ＡＲＣ膜が順次的に積層された膜である。
【００２４】
この方法の望ましい実施形態において、トレンチ深さは、０．１〜１．５μｍの範囲を有する。
【００２５】
この方法の望ましい実施形態において、薄い酸化膜の厚さは、１００〜５００オングストロームの範囲を有する。
【００２６】
この方法の望ましい実施形態において、トレンチフィリング用絶縁膜は、ＵＳＧ膜である。
【００２７】
この方法の望ましい実施形態において、第２熱処理工程は、温度を待機状態から１０００℃に増加させる第１ランプアップ段階と、温度を１０００℃から少なくとも１１５０℃以上に増加させる第２ランプアップ段階と、１１５０℃以上の温度で絶縁膜を緻密化させるアニーリング段階と、温度を１１５０℃以上から１０００℃に減少させる第１ランプダウン段階と、温度を１０００℃から待機状態に減少させる第２ランプダウン段階とを含む。
【００２８】
この方法の望ましい実施形態において、第２ランプアップ段階は、第１ランプアップ段階より、相対的に低い速度で温度を増加させる。
【００２９】
この方法の望ましい実施形態において、第１ランプアップ段階の時間に対する温度増加速度は、７．５℃／ｍｉｎであり、第２ランプアップ段階の時間に対する温度増加速度は、５．０℃／ｍｉｎである。
【００３０】
この方法の望ましい実施形態において、第１ランプダウン段階は、第２ランプダウン段階より相対的に低い速度で温度を減少させる。
【００３１】
この望ましい実施形態において、第１ランプダウン段階の時間に対する温度減少速度は、２．０℃／ｍｉｎであり、第２ランプダウン段階の時間に対する温度減少速度は、３．３℃／ｍｉｎである。
【００３２】
（作用）
本発明による半導体装置のトレンチ隔離形成方法は、トレンチフィリング絶縁膜の熱処理工程条件を最適化させてトレンチエッチング時、発生された欠陥が除去でき、トレンチフィリング絶縁膜とシリコン基板の熱膨張係数差によるストレスを最小化させる。
【００３３】
【発明の実施の形態】
図８を参照すると、本発明の実施形態による新規した半導体装置のトレンチ隔離形成方法は、半導体基板１００上にトレンチエッチングマスク層１０６を形成し、これをパターニングしてトレンチ隔離形成領域ａの半導体基板１００を露出させる。露出された半導体基板１００をエッチングしてトレンチ１１０を形成する。トレンチ１１０内壁を酸化させて薄い酸化膜を形成した後、トレンチ１００をトレンチフィリング絶縁膜１１３、１１４で充填する。トレンチエッチング時、発生された損傷を除去するための熱処理を行うが、少なくとも１１５０℃以上の高温で行う。このような半導体装置の製造方法によって、トレンチフィリング絶縁膜１１３の緻密化のための熱処理条件を最適化させることによって、トレンチエッチング時、発生された基板損傷が除去でき、半導体基板１００とトレンチフィリング絶縁膜１１３の熱膨張係数差によるストレスを最小化させることができる。従って、製品の収率（ｙｉｅｌｄ）を向上させ、信頼性（ｒｅｌｉａｂｉｌｉｔｙ）を向上させることができる効果がある。
【００３４】
以下、図２から図９まで参照して、本発明の実施形態を詳細に説明する。
【００３５】
図２乃至図７までは、本発明の実施形態による半導体装置のトレンチ隔離１１３ａ形成方法を順次的に示す断面図である。
【００３６】
図２を参照すると、本発明の実施形態による半導体装置のトレンチ隔離１１３ａ形成方法は、まず半導体基板１１０上にトレンチエッチングマスク層１０６を形成する。
【００３７】
トレンチエッチングマスク層１０６は、パッド酸化膜（ｐａｄ ｏｘｉｄｅ ｌａｙｅｒ）１０１及び窒化膜１０２、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜１０３、そしてＡＲＣ（Ａｎｔｉ−ＲｅｆｌｅｃｔｉｖｅＣｏａｔｉｎｇ）膜であるＳｉＯＮ膜１０４が順次的に積層された多層膜である。
【００３８】
パッド酸化膜１０１は、熱酸化（ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）方法で７０〜１６０オングストローム範囲内に形成される。
【００３９】
窒化膜１０２は、約１５００オングストロームの厚さで形成され、ＨＴＯ膜１０３は、約５００オングストロームの厚さで形成され、ＳｉＯＮ膜１０３は、約６００オングストロームの厚さで形成される。
【００４０】
ＨＴＯ膜１０３とＳｉＯＮ膜１０４は、後続トレンチエッチングと平坦化工程でトレンチエッチングマスク（ｍａｓｋ）役割を果たす。そしてＳｉＯＮ膜１０４は、フォトリソグラフィ（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程において、臨界寸法（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ）の均一度（ｕｎｉｆｏｒｍｉｔｙ）及び工程マージン（ｍａｒｇｉｎ）を確保することに、役に立つ。
【００４１】
トレンチエッチングマスク層１０６上にトレンチ隔離形成領域ａと素子形成領域ｂを定義して、フォトレジスト膜パターン（ｐｈｏｔｏｒｅｓｉｓｔ ｌａｙｅｒ ｐａｔｔｅｒｎ）１０８を形成する。フォトレジスト膜パターン１０８をマスクとして使用してトレンチ隔離形成領域ａの半導体基板１００が露出されるようにトレンチエッチングマスク層１０６をパターニング（ｐａｔｔｅｒｎｉｎｇ）する。
【００４２】
図３において、露出された半導体基板１００を乾式エッチング（ｄｒｙ ｅｔｃｈ）してトレンチ１１０を形成する。
【００４３】
トレンチ１１０深さは、０．１〜１．５μｍ範囲内に形成する。現在トレンチ１１０深さは、０．２５μｍをターゲット（ｔａｒｇｅｔ）で進行されている。
【００４４】
トレンチ１１０形成時、トレンチエッチングマスク層１０６の一部と共にエッチングされてＨＴＯ膜１０３が露出される。
【００４５】
図４を参照すると、トレンチ内壁、即ちトレンチ下部及び両側壁にトレンチ形成のための乾式エッチング時、半導体基板１００内に形成された格子損傷層等の欠陥を除去するための薄い熱酸化膜１１２を形成する。
【００４６】
熱酸化膜１１２は、１００〜５００オングストローム程度の範囲内に形成される。
【００４７】
図５において、トレンチ１１０がオーバーフィル（ｏｖｅｒｆｉｌｌ）されるようにトレンチフィリング絶縁膜１１３、１１４を形成する。
【００４８】
トレンチフィリング用絶縁膜１１３、１１４は、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜１１３及びＰＥ−ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｌｙ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜１１４が順次的に積層された多層膜として、ＵＳＧ膜１１３は、トレンチ１１０深さが０．２５μｍである時、約５０００オングストローム厚さで形成される。
【００４９】
図４を参照すると、トレンチフィリング用絶縁膜１１３、１１４を平坦化工程でエッチングしてトレンチ隔離膜１１３ａを形成する。
【００５０】
平坦化工程は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程等に進行され、この時トレンチエッチングマスク層１０６の窒化膜１０２がエッチング停止層（ｅｔｃｈ ｓｔｏｐｐｅｒ）として使用される。
【００５１】
図８は、本発明の実施形態による半導体装置のトレンチフィリング絶縁膜１１３の緻密化熱処理工程条件を示すグラフである。
【００５２】
図８を参照すると、絶縁膜１１３、１１４を平坦化した後、トレンチ１１０形成時、発生された半導体基板１００の損傷を除去し、絶縁膜１１３を緻密化するための熱処理工程を行う。まず４００〜６５０℃の温度範囲を有する待機（ｓｔａｎｄ−ｂｙ）状態区間１１５を進行する。
【００５３】
待機状態で１０００℃に温度を増加させる第１ランプアップ（ｒａｍｐ ｕｐ）区間１１６を進行する。
【００５４】
第１ランプアップ区間１１６の時間に対する温度増加速度は、従来１０００℃以下の熱処理条件と同じように、７．５℃／ｍｉｎである。
【００５５】
１０００℃から１１５０℃以上に温度を増加させる第２ランプアップ区間１１７を進行する。
【００５６】
第２ランプアップ区間１１７の時間に対する温度増加速度は、５．０℃／ｍｉｎである。
【００５７】
このように、第２ランプアップ区間１１７の温度増加速度は、半導体基板１１０に及ぼすストレスを最小化するため、第１ランプアップ区間１１６より相対的に低い速度を有させる。
【００５８】
次、１１５０℃以上に温度を増加させた状態で、トレンチフィリング用絶縁膜１１３を緻密化させるアニーリング区間１１９を進行する。
【００５９】
アニーリング区間１１９は、窒素雰囲気（Ｎ２ ａｍｂｉｅｎｔ）で行われる。
【００６０】
参照番号１１８及び１２０は、各々アニーリング区間１１９前後の待機区間を示す。
【００６１】
アニーリング区間１１９を進行した後、１１５０℃以上の温度から再び１０００℃に温度を減少させる第１ランプダウン区間１２１を進行する。
【００６２】
第１ランプダウン区間１２１の時間に対する温度減少速度は、２．０℃／ｍｉｎである。
【００６３】
１０００℃から再び待機状態に温度を減少させる第２ランプダウン区間１２２を進行する。
【００６４】
第２ランプダウン区間１２２は、従来１０００℃以下の熱処理条件と同じように、３．３℃／ｍｉｎの速度で温度を減少させる。
【００６５】
このように、第１ランプダウン区間１２１を第２ランプダウン区間１２２より相対的に低い速度で温度を減少させることも、半導体基板１００に及ぼすストレスを最小化するためである。
【００６６】
符号１２３は、絶縁膜緻密化熱処理工程後、基板１００がアンローディング（ｕｎｌｏａｄｉｎｇ）される区間を示す。
【００６７】
一方、平坦化工程前にトレンチ１１０形成時、発生された半導体基板１００の欠陥を除去し、絶縁膜１１３、１１４を緻密化させるための熱処理工程を行うことができる。
【００６８】
このような平坦化工程前の熱処理工程は、１０００℃以下の温度を有する窒素雰囲気でアニーリング工程に行われる。
【００６９】
最後に、トレンチエッチングマスク層１０６である窒化膜１０２及びパッド酸化膜１０１を除去すると、図２ｆに図示されたように、トレンチ隔離１１３ａが形成される。
【００７０】
図９は、本発明の実施形態によるトレンチ隔離１１３ａを有する半導体装置を示す断面図である。
【００７１】
図９を参照すると、トレンチ隔離１１３ａを形成した後、素子隔離形成領域ｂにゲート酸化膜１２４を形成し、ゲート酸化膜１２４上にゲート電極層１２６、１２８を形成すると、結果的にトレンチ隔離１１３ａによって素子が分離された半導体装置が形成される。
【００７２】
【発明の効果】
本発明は、従来のトレンチフィリング絶縁膜の緻密化のための熱処理条件がトレンチエッチング時、発生された小さい基板損傷をむしろ増加させ、半導体基板とトレンチフィリング絶縁膜のストレスを増加させることによって、接合漏洩及びトランジスターのソース／ドレーンの絶えないターンオン現象等を発生させる問題点を解決したもので、トレンチフィリング絶縁膜の緻密化のための熱処理条件を最適化させることによって、トレンチエッチング時、発生された基板損傷が除去でき、半導体基板とトレンチフィリング絶縁膜の熱膨張係数差によるストレスを最小化させることができる効果がある。これにより、製品の収率を向上させ、信頼性を向上させることができる効果がある。
【図面の簡単な説明】
【図１】 従来の半導体装置のトレンチフィリング絶縁膜の緻密化熱処理工程条件を示すグラフである。
【図２】 本発明の実施形態による半導体装置のトレンチ隔離形成方法を示す断面図である。
【図３】 本発明の実施形態による半導体装置のトレンチ隔離形成方法を示す断面図である。
【図４】 本発明の実施形態による半導体装置のトレンチ隔離形成方法を示す断面図である。
【図５】 本発明の実施形態による半導体装置のトレンチ隔離形成方法を示す断面図である。
【図６】 本発明の実施形態による半導体装置のトレンチ隔離形成方法を示す断面図である。
【図７】 本発明の実施形態による半導体装置のトレンチ隔離形成方法を示す断面図である。
【図８】 本発明の実施形態による半導体装置のトレンチフィリング絶縁膜の緻密化熱処理工程条件を示すグラフである。
【図９】 本発明の実施形態によるトレンチ隔離を有する半導体装置を示す断面図である。
【符号の説明】
１００：半導体基板
１０６：エッチングマスク層
１０８：フォトレジスト膜パターン
１１０：トレンチ
１１２：熱酸化膜
１１３、１１４：トレンチフィリング絶縁膜
１１３ａ：トレンチ隔離膜
１２４：ゲート酸化膜
１２６、１２８：ゲート電極層
Claims (14)
- 半導体基板上にトレンチエッチングマスク層を形成する段階と、前記トレンチエッチングマスク層をパターニングしてトレンチ形成領域の半導体基板を露出させる段階と、前記露出された半導体基板を所定の深さでエッチングしてトレンチを形成する段階と、前記トレンチ内壁の半導体基板を酸化させて薄い酸化膜を形成する段階と、前記トレンチをトレンチフィリング用絶縁膜で充填する段階と、前記トレンチエッチング時、発生した基板損傷除去及び前記絶縁膜を緻密化させるための熱処理を、少なくとも１１５０℃以上の高温で行う段階とを含み、
前記薄い酸化膜の厚さは、１００〜５００オングストロームの範囲であり、
前記熱処理は、５．０℃／ｍｉｎの条件で温度を前記１０００℃から１１５０℃以上に増加させるランプアップ段階を含む、
ことを特徴とする半導体装置のトレンチ隔離形成方法。 - 前記トレンチエッチングマスク層は、パッド酸化膜及び窒化膜、ＨＴＯ膜、ＡＲＣ膜が順次的に積層された膜であることを特徴とする請求項１に記載の半導体装置のトレンチ隔離形成方法。
- 前記トレンチ深さは、０．１〜１．５μｍの範囲であることを特徴とする請求項１に記載の半導体装置のトレンチ隔離形成方法。
- 前記トレンチフィリング用絶縁膜は、ＵＳＧ膜であることを特徴とする請求項１に記載の半導体装置のトレンチ隔離形成方法。
- 前記熱処理は、７．５℃／ｍｉｎの条件で、温度を待機状態１０００℃に増加させる第１ランプアップ段階と、５．０℃／ｍｉｎの条件で温度を前記１０００℃から１１５０℃以上に増加させる第２ランプアップ段階と、１１５０℃以上の温度によるアニーリング段階と、２．０℃／ｍｉｎの条件で温度を１１５０℃以上から１０００℃に減少させる第１ランプダウン段階と、３．３℃／ｍｉｎの条件で温度を１０００℃から待機状態に減少させる第２ランプダウン段階とを含むことを特徴とする請求項１に記載の半導体装置のトレンチ隔離形成方法。
- 半導体基板上にトレンチエッチングマスク層を形成する段階と、
前記トレンチエッチングマスク層をパターニングしてトレンチ形成領域の半導体基板を露出させる段階と、
前記露出された半導体基板を所定の深さでエッチングしてトレンチを形成する段階と、
前記トレンチ内壁の半導体基板を酸化させて薄い酸化膜を形成する段階と、
前記トレンチをトレンチフィリング用絶縁膜で充填させる段階と、
前記トレンチエッチング時、発生した基板損傷除去及び前記絶縁膜を緻密化させるための第１熱処理工程を、１０００℃以下の温度で行う段階と、
前記トレンチフィリング絶縁膜を平坦化エッチングする段階と、
前記トレンチエッチング時、発生した基板損傷除去及び前記絶縁膜を緻密化させるための第２熱処理工程を、少なくとも１１５０℃以上の温度で行う段階と、
を順次行う半導体装置のトレンチ隔離形成方法において、
前記薄い酸化膜の厚さは、１００〜５００オングストロームの範囲を有し、
前記第２熱処理工程は、７．０℃／ｍｉｎの条件で温度を前記１０００℃から１１５０℃以上に増加させるランプアップ段階を含む、
ことを特徴とする半導体装置のトレンチ隔離形成方法。 - 前記トレンチエッチングマスク層は、パッド酸化膜及び窒化膜、ＨＴＯ膜、ＡＲＣ膜が順次的に積層された膜であることを特徴とする請求項６に記載の半導体装置のトレンチ隔離形成方法。
- 前記トレンチ深さは、０．１〜１．５μｍの範囲を有することを特徴とする請求項６に記載の半導体装置のトレンチ隔離形成方法。
- 前記トレンチフィリング用絶縁膜は、ＵＳＧ膜であることを特徴とする請求項６に記載の半導体装置のトレンチ隔離形成方法。
- 前記第２熱処理工程は、温度を待機状態から１０００℃に増加させる第１ランプアップ段階と、温度を１０００℃から１１５０℃以上に増加させる第２ランプアップ段階と、１１５０℃以上の温度で絶縁膜を緻密化させるアニーリング段階と、温度を１１５０℃以上から１０００℃に減少させる第１ランプダウン段階と、１０００℃から待機状態に減少させる第２ランプダウン段階とを含むことを特徴とする請求項６に記載の半導体装置のトレンチ隔離形成方法。
- 前記第２ランプアップ段階は、前記第１ランプアップ段階より、相対的に低い速度で温度を増加させることを特徴とする請求項１０に記載の半導体装置のトレンチ隔離形成方法。
- 前記第１ランプアップ段階の時間に対する温度増加速度は、７．５℃／ｍｉｎであり、前記第２ランプアップ段階の時間に対する温度増加速度は、５．０℃／ｍｉｎであることを特徴とする請求項１０に記載の半導体装置のトレンチ隔離形成方法。
- 前記第１ランプダウン段階は、前記第２ランプダウン段階より相対的に低い速度で温度を減少させることを特徴とする請求項１０に記載の半導体装置のトレンチ隔離形成方法。
- 前記第１ランプダウン段階の時間に対する温度減少速度は、２．０℃／ｍｉｎであり、前記第２ランプダウン段階の時間に対する温度減少速度は、３．３℃／ｍｉｎであることを特徴とする請求項１０に記載の半導体装置のトレンチ隔離形成方法。
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