JP3286081B2

JP3286081B2 - 半導体装置の製造方法

Info

Publication number: JP3286081B2
Application number: JP14820394A
Authority: JP
Inventors: 明繁村上
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1994-03-30
Filing date: 1994-06-29
Publication date: 2002-05-27
Anticipated expiration: 2017-05-27
Also published as: JPH07321221A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特にツインウェル構造のＣＭＯＳトラン
ジスタおよびその製造方法に関する。

【０００２】

【従来の技術】近年半導体設計のルールとしては、ゲー
ト長が０．５μｍ以下であるサブハーフミクロンへと移
行しつつある。サブハーフミクロンルールにおけるＣＭ
ＯＳトランジスタの設計において、特に問題になってい
るのがＰチャンネルＭＯＳトランジスタ（Ｐｃｈゲー
ト）とＮチャンネルＭＯＳトランジスタ（Ｎｃｈゲー
ト）のゲート長の違いである。ＰｃｈゲートとＮｃｈゲ
ートのゲート長の差は、ポリシリコンのリソグラフィ工
程で、ＰウェルとＮウェル間の段差によって起こるレジ
スト厚さの違いから生じる定在波効果によるところが大
きい。

【０００３】図４はＰｃｈゲートとＮｃｈゲートを形成
するためのツインウェル構造を有する一般的な半導体装
置である。図４において２３はシリコン基板、２４はシ
リコン基板表面に形成されたＰウェル、２５はシリコン
基板表面に形成されたＮウェルであり、Ｐウェル２４お
よびＮウェル２５でツインウェル構造をなしている。さ
らに、２６は素子分離のためのフィールド絶縁膜、２７
は層間絶縁膜、２８はＮチャンネルＭＯＳトランジスタ
（Ｎｃｈゲート）、２９はＰチャンネルＭＯＳトランジ
スタ（Ｐｃｈゲート）であり、ＮチャンネルＭＯＳトラ
ンジスタ２８とＰチャンネルＭＯＳトランジスタ２９で
ＣＭＯＳトランジスタをなしている。また３０はゲート
酸化膜であり、ｄはＰウェルとＮウェル間の段差であ
る。この半導体装置においては、ＰウェルとＮウェル間
に段差ｄが形成されている。

【０００４】図５に図４の半導体装置の製造方法を示
し、以下に簡単に説明する。まず図５（ａ）に示したよ
うに、シリコン基板２３上に、Ｎウェルが形成される領
域を開口してレジスト３１をパターニングし、例えばリ
ンなどの５属ドーパント３２を注入してＮウェル２５を
形成する。次に図５（ｂ）に示したように、Ｎウェル２
５上に注入ストッパーとしてのＳｉＯ₂膜３３を厚く形
成した上で、例えばボロンなどの３属ドーパント３４を
注入してＰウェル２４を形成する。次に図５（ｃ）に示
したように、注入ストッパーとしてＳｉＯ₂膜３３を除
去する。その結果、Ｐウェル２４とＮウェル２５の間に
段差ｄが生じる。次に図５（ｄ）に示したように、ＬＯ
ＣＯＳ法により素子分離のための厚い絶縁膜（フィール
ド絶縁膜）２６を形成したのちゲート酸化膜３０を形成
し、その後ゲート電極を形成するためのポリシリコン層
３５を成膜する。ポリシリコン３５のリソグラフィ工程
においてはレジスト３６を塗布するが、レジスト３６を
塗布するとレジスト表面が平坦化する。したがってＰウ
ェル２４、Ｎウェル２５上で、ウェル間段差ｄに相当す
るレジスト厚さの違いが生じる。最後に図５（ｅ）に示
したように、ポリシリコン３５を選択的にエッチングし
サイドウォールを形成して、ＮチャンネルＭＯＳトラン
ジスタ２８とＰチャンネルＭＯＳトランジスタ２９から
なるＣＭＯＳトランジスタが完成する。なお、２７は層
間絶縁膜である。上述した従来の技術の半導体装置のよ
うにレジスト厚さが変化すると、レジスト内部での多重
干渉による寸法変動（定在波効果）と、レジスト自体の
光吸収による寸法変動（バルク効果）の２つが起きる。

【０００５】図６はレジスト厚さと寸法変動の関係（ス
イングカーブ）を示したグラフであり、横軸にレジスト
厚さ、縦軸に寸法変動をとったものである。寸法変動に
ついては、バルク効果より定在波効果による影響が大き
く、サブハーフミクロンのレジストでは、約０．０５〜
０．１０μｍになる。特に、ウェル間段差ｄが、定在波
効果の振幅の山と谷に相当した場合、Ｐｃｈゲート、Ｎ
ｃｈゲートのレジスト寸法の差が最大となり、ゲート長
の差が顕著になる。その結果、ＰｃｈＭＯＳトランジス
タとＮｃｈＭＯＳトランジスタの性能が異なり、ＣＭＯ
Ｓとして適切な動作をさせることが困難になる。なお定
在波効果は、露光波長をλ、レジスト屈折率をｎとする
と、２×（λ／４ｎ）の周期をもつ。そのためポリシリ
コンのリソグラフィ工程では、定在波効果によるＰｃｈ
ゲートとＮｃｈゲートのレジスト寸法の差を抑えること
が必要となる。

【０００６】定在波効果を抑える方法としては反射防止
膜を採用する方法があり、反射防止膜としては、ＢＡＲ
Ｃ（ｂｏｔｔｏｍｌａｙｅｒｏｆａｎｔｉｒｅｆ
ｌｅｃｔｉｖｅｃｏａｔｉｎｇ）、ＴＡＲＣ（ｔｏｐ
ｌａｙｅｒｏｆａｎｔｉｒｅｆｌｅｃｔｉｖｅ
ｃｏａｔｉｎｇ）が知られている。

【０００７】ＢＡＲＣの例を図７（ａ）に、ＴＡＲＣの
例を図７（ｂ）に示す。ＢＡＲＣは、例えば特開平４−
２９０２１８号に記載されているように、レジスト２７
の下部に、露光に用いた光に対して吸収率の大きな材質
（有機材料が多い）からなる層や、光学薄膜で反射防止
膜の条件を満たす層（ＳｉＯ₂、Ｓｉ₃Ｎ₄、ＳｉＯＮな
ど）からなる反射防止膜３７を設ける方法である。反射
防止膜３７を形成することにより基板２３側での光の反
射が減少し、定在波効果が著しく減少する。そのためＰ
ｃｈゲートとＮｃｈゲートのゲート長をほぼ同じに形成
できる。またＴＡＲＣは、レジストの上部に、露光に用
いた光に対して光学薄膜で反射防止膜の条件を満たす層
（有機材料が多い）からなる反射防止膜３８を設けるも
のであり、ＢＡＲＣと同様ＰｃｈゲートとＮｃｈゲート
のゲート長をほぼ同じに形成できる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来の技術において、ＢＡＲＣでは現像後にレジストをマ
スクとしてドライエッチングにより反射防止膜のパター
ン形成を行なう必要があり、工程が複雑になる。また２
層レジストプロセスなのでコストアップは避けられな
い。また、ＴＡＲＣにおいても反射防止膜の塗布や、露
光後に反射防止膜を剥離液で除去するという工程が必要
となり、また２層レジストプロセスとなるためコストア
ップになる。

【０００９】本発明は上記従来の技術の問題点を解決す
るためになされたものであり、ＢＡＲＣおよびＴＡＲＣ
の欠点を考慮しつつ、従来の工程に容易に対応できる簡
便かつ低コストな方法でＰｃｈゲートとＮｃｈゲートの
ゲート長を制御した構造の半導体装置を製造する方法を
提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明により製造される
半導体装置は、ツインウェル構造のＣＭＯＳトランジス
タを有する半導体装置において、ツインウェル構造の一
部を構成する一導電型の第１の領域の表面とツインウェ
ル構造の他の一部を構成する第１の領域に隣接した他導
電型の第２の領域の表面とを略同一平面内に形成したも
のである。

【００１１】上記目的を達成するために本発明の半導体
装置製造方法は、ツインウェル構造のＣＭＯＳトランジ
スタを有する半導体装置の製造方法において、半導体基
板表面に一導電型の不純物を導入して第１の領域を形成
する工程と、第１の領域上に第１の領域の物質の化合物
である第１の絶縁層を形成する工程と、第１の領域に隣
接して半導体基板表面に他導電型の不純物を導入して第
２の領域を形成する工程と、第１の絶縁層上に選択的に
第１の絶縁層とは異種の物質からなる第２の絶縁層を形
成する工程と、第２の領域上に第１の絶縁層と同種の物
質からなる第３の絶縁層を第１の絶縁層と同じ厚さに形
成する工程と、第２の絶縁層を除去する工程と、第１絶
縁層および第３の絶縁層を除去する工程とを含むことを
特徴とする。

【００１２】

【００１３】

【作用】この発明によれば、従来の工程に容易に対応で
きる簡便かつ低コストな方法でＰｃｈゲートとＮｃｈゲ
ートのゲート長を制御した構造の半導体装置を得ること
ができる。

【００１４】

【実施例】以下本発明を図面を参照して説明する。図１
に本発明により製造される半導体装置を示す。図１にお
いて１はシリコン基板、２はシリコン基板表面に形成さ
れたＰウェル、３はシリコン基板表面に形成されたＮウ
ェルであり、Ｐウェル２およびＮウェル３でツインウェ
ル構造をなしている。さらに、４は素子分離のためのフ
ィールド絶縁膜、５は層間絶縁膜、６はＮチャンネルＭ
ＯＳトランジスタ（Ｎｃｈゲート）、７はＰチャンネル
ＭＯＳトランジスタ（Ｐｃｈゲート）であり、Ｎチャン
ネルＭＯＳトランジスタ６とＰチャンネルＭＯＳトラン
ジスタ７でＣＭＯＳトランジスタをなしている。また８
はゲート酸化膜であり、ｄはＰウェル２、Ｎウェル３間
の段差である。本発明により製造されるツインウェル構
造のＣＭＯＳトランジスタを有する半導体装置は、Ｐウ
ェル２とＮウェル３の間の段差ｄがない、すなわちＰウ
ェル２の表面とＮウェル３の表面が略同一平面にあるも
のである。この構造によればウェル間段差ｄがないた
め、Ｎｃｈゲート６とＰｃｈゲート７上のレジスト厚さ
がほぼ同じになる。そのため定在波効果とバルク効果、
特に定在波効果が抑えられるので、Ｎｃｈゲート６とＰ
ｃｈゲート７のゲート長をほぼ同じにすることができ
る。その後ポリシリコンをエッチングし、サイドウォー
ルを形成し、配線で接続し、良好なＣＭＯＳ動作をする
トランジスタを得ることができる。実際の製造工程に適
用するにあたっては、Ｐウェル２とＮウェル３の間の段
差ｄを面内で完全に０とすることは困難である。したが
って半導体装置の性能から規定されるゲート長の許容変
動範囲を考慮して、ウェル間段差ｄに許容範囲を設ける
のがよい。

【００１５】ところで近年使用されている実用的な耐ド
ライエッチング性をもつレジストの基本骨格は、すべて
ノボラックレジンである。そのためレジストの屈折率ｎ
は、１．６０〜１．７０程度である。ゲート長が０．３
０〜０．８０μｍのＣＭＯＳトランジスタでは、ｉ線
（３６５ｎｍ）による通常露光、位相シフトマスク、瞳
フィルタを用いることによって本発明の半導体装置が実
現できる。ｉ線を用いた場合は定在波効果の周期は約１
１００Å（０．１１μｍ）となる。ゲート長の許容範囲
は一般に±１０％であるので、定在波効果による寸法変
動を考慮すると、ウェル間段差ｄを１２０Å以下とする
ことが望ましい。ウェル間段差ｄが１２０Å以上ある
と、ＰｃｈゲートとＮｃｈゲートのレジスト寸法差が、
±１０％を超える場合もあり、ＰｃｈゲートとＮｃｈゲ
ートのバランスが崩れ、ＣＭＯＳトランジスタとしての
性能が低下する。ゲート長が０．２０〜０．４０μｍの
ＣＭＯＳトランジスタでは、ＫｒＦレーザー（２４８ｎ
ｍ）による通常露光、位相シフトマスク、瞳フィルタを
用いることによって本発明の半導体装置が実現できる。
ＫｒＦレーザーを用いた場合は、定在波効果の周期は約
７５０Åとなる。ゲート長の許容範囲を±１０％と考え
ると、ウェル間段差ｄを６０Å以下とすることが望まし
い。ゲート長が０．１０〜０．２５μｍのＣＭＯＳトラ
ンジスタでは、ＡｒＦレーザー（１９３ｎｍ）を用いる
ことによって本発明の半導体装置が実現できる。ＡｒＦ
レーザーを用いた場合は、定在波効果の周期は約６００
Åとなる。ゲート長の許容範囲を±１０％と考えると、
ウェル間段差ｄを３０Å以下とすることが望ましい。

【００１６】次に本発明の半導体装置製造方法の一実施
例を図２にしたがって説明する。まず図２（ａ）に示し
たように、シリコン基板１を熱酸化してＳｉＯ2膜９を
２５０Å形成する。その後Ｓｉ3Ｎ4膜１０を１０００Å
デポする。その後、Ｎウェルを形成する領域のＳｉ3Ｎ4
膜１０を選択的に除去し、５属ドーパントであるリン１
１を注入し、活性化してＮウェル３を形成する。次に図
２（ｂ）に示したように、Ｎウェル３表面を熱酸化し、
３属ドーパントの注入ストッパーであるＳｉＯ2膜１２
を３０００Å形成する。ＳｉＯ2膜１２の形成後、Ｓｉ3
Ｎ4膜１０を除去し、３属ドーパントであるボロン１３
を注入し、活性化して、Ｐウェル２を形成する。次に図
２（ｃ）に示したように、ＳｉＯ2膜１２とは異種の物
質からなる絶縁層であるＳｉ3Ｎ4膜１４をＮウェル３の
上部に選択的に１０００Å成膜する。次に図２（ｄ）に
示したように、Ｐウェル２表面を熱酸化し、注入ストッ
パーとしてのＳｉＯ2膜１２と同種の物質からなる絶縁
層であるＳｉＯ2膜１５を、ＳｉＯ2膜１２と同じ厚さ
（３０００Å）に形成する。次に図２（ｅ）に示したよ
うに、Ｎウェル３上のＳｉ3Ｎ4膜１４を熱リン酸で除去
し、その後ＳｉＯ2膜１２および１５をバッファフッ酸
で除去する。その結果、Ｐウェル２とＮウェル３の表面
の高さはほぼ同一になり、ウェル間段差は生じない。次
に図２（ｆ）に示したように、ＬＯＣＯＳ法により素子
分離のためのフィールド絶縁膜（ＳｉＯ2膜）４を形成
し、ゲート酸化膜８、Ｎｃｈゲート、Ｐｃｈゲートの各
ゲート電極となるポリシリコン１６を成膜する。次に図
２（ｇ）に示したように、レジスト１７を塗布し、Ｐｃ
ｈゲートとＮｃｈゲートの露光現像を行なう。なお、図
２（ｇ）に示した工程以降は通常のＣＭＯＳトランジス
タの製造方法と同様にして形成できる。以上の方法をと
ることによって、ＰｃｈゲートとＮｃｈゲートのレジス
ト寸法差を著しく小さくすることができる。この製造方
法は、熱酸化工程を一度追加するだけで、定在波効果お
よびバルク効果によって起こるＰｃｈゲートとＮｃｈゲ
ートのレジスト寸法差を著しく小さくできるので、現有
のプロセスに容易に適用することができる。また追加工
程が少ないので、コストアップを抑えることもできる。

【００１７】参考例の製造方法を図３に従って説明す
る。まず図３（ａ）に示したように、シリコン基板１の
表面を熱酸化してＳｉＯ2膜１８を１００Å形成する。
また、全面に３属ドーパントのボロン１９を注入して活
性化し、Ｐ型領域２０を形成する。次に図３（ｂ）に示
したように、Ｓｉ3Ｎ4膜２１を１０００Å成膜してＮウ
ェルを形成する領域のＳｉ3Ｎ4膜２１を除去する。そし
て５属ドーパントのリン２２を図３（ａ）において説明
したボロン１９よりも多く注入して活性化すると、図３
（ｃ）に示したように、リン２２を注入したところがＮ
ウェル３となり、Ｐ型領域２０のうち他の部分がＰウェ
ル２となる。次に図３（ｃ）に示したように、Ｓｉ3Ｎ4
膜２１を熱リン酸で除去し、ＳｉＯ2膜１８をバッファ
フッ酸で除去する。その結果、Ｐウェル２とＮウェル３
の表面の高さはほぼ同一になり、ウェル間段差は生じな
い。次に図３（ｄ）に示したように、ＬＯＣＯＳ法によ
り素子分離のためのフィールド絶縁膜（ＳｉＯ2膜）４
を形成し、ゲート酸化膜８、Ｎｃｈゲート、Ｐｃｈゲー
トの各ゲート電極となるポリシリコン１６を成膜する。
次に図３（ｅ）に示したように、レジスト１７を塗布
し、ＰｃｈゲートとＮｃｈゲートの露光現像を行なう。
なお、図３（ｅ）に示した工程以降は通常のＣＭＯＳト
ランジスタの製造方法と同様にして形成できる。以上の
方法をとることによって、ＰｃｈゲートとＮｃｈゲート
のレジスト寸法差を著しく小さくすることができる。こ
の製造方法は、カウンタードーピングにより、Ｐウェル
およびＮウェルを形成する。そのため、Ｐウェル形成時
に注入ストッパーを形成する必要がない。つまり、現有
プロセスからの工程を省くことによって実現できるの
で、容易に適用することができる。また工程が少なくな
るので、コストも削減できる。

【００１８】以下に具体例を用いて本発明をより詳細に
説明する。（具体例１）本例における製造方法は図２を参照して説
明した方法を適用している。まずＰ型シリコン基板１の
表面を熱酸化しＳｉＯ₂膜９を２５０Å形成した。次に
Ｓｉ₃Ｎ₄膜１０を１０００Å成膜した。その後Ｎウェル
を形成する領域のＳｉ₃Ｎ₄膜１０を除去し、リン１１
を、注入条件として加速電圧１６０ｋｅＶ、ドーズ量９
Ｅ１２／ｃｍ²で注入して活性化し、Ｎウェル３を形成
した。その後Ｎウェル３表面を熱酸化し、３属ドーパン
トの注入ストッパーであるＳｉＯ₂膜１２を３３００Å
形成した。その結果、Ｎウェル３の一部はＳｉＯ₂膜１
２に転換し、Ｎウェル３の厚さは約１６００Å減少し
た。そしてＰウェルを形成する領域のＳｉ₃Ｎ₄膜１０を
除去したのちボロン１３を注入条件として加速電圧３０
ｋｅＶ、ドーズ量１．２Ｅ１３／ｃｍ²で注入して活性
化し、Ｐウェル２を形成してツインウェル構造とした。

【００１９】ここで４つのサンプルを抽出し、サンプル
１はＳｉＯ₂膜１２をバッファフッ酸で除去したのみの
ツインウェル構造、すなわち本発明の製造方法の特徴部
分を省略したものとした。サンプル２〜４は、Ｓｉ₃Ｎ₄
膜１４を１０００Å全面に成膜し、Ｐウェル２上のＳｉ
₃Ｎ₄膜１４を除去した。そして、熱酸化によりＰウェル
２表面にＳｉＯ₂膜１５を３３００Å形成した。その結
果、Ｐウェル２の一部はＳｉＯ₂膜１５に転換し、Ｐウ
ェル２の厚さは約１６００Å減少した。その後Ｎウェル
３上のＳｉ₃Ｎ₄膜１４を熱リン酸で除去し、ＳｉＯ₂膜
１２および１５をバッファフッ酸で除去した。各サンプ
ルのＰウェル、Ｎウェルのウェル間段差を表１に示す。

【００２０】

【００２１】その後ＬＯＣＯＳ法により素子分離のため
のフィールド絶縁膜４を形成し、熱酸化によりゲート酸
化膜８を１１０Å形成し、ポリシリコン１６を３０００
Å成膜した。その後フォトリソグラフィによりマスク寸
法０．３５μｍのＰｃｈゲートとＮｃｈゲートのレジス
ト１７を形成した。

【００２２】露光はｉ線用高解像度レジスト（ｎ＝１．
６８）を用い、ｉ線（３６５ｎｍ）による通常の露光を
行なった。各ゲートのレジスト寸法を測長ＳＥＭで測定
した結果を表２に示す。ただし、ＣＤｐはＰｃｈゲート
のレジスト寸法、ＣＤｎはＮｃｈゲートのレジスト寸法
である。

【００２３】

【００２４】以上の結果からＰウェル、Ｎウェル間の段
差を無くすことによって、ＰｃｈゲートとＮｃｈゲート
のレジスト寸法差を小さくできることが確認された。特
にウェル間段差を１２０Å以下にすることによって、レ
ジスト寸法差を±１０％以下に制御することができるこ
とが確認された。

【００２５】さらにサンプル２を用い、ＣＭＯＳトラン
ジスタを作製した。その結果、ＰｃｈＭＯＳトランジス
タとＮｃｈＭＯＳトランジスタのゲート長がほぼ同じ
で、特性の良いＣＭＯＳ動作をすることが確認された。

【００２６】（具体例２）本例における製造方法は図２
を参照して説明した方法を適用している。まずＰ型シリ
コン基板１の表面を熱酸化しＳｉＯ₂膜９を２５０Å形
成した。次にＳｉ₃Ｎ₄膜１０を１０００Å成膜した。そ
の後Ｎウェルを形成する領域のＳｉ₃Ｎ₄膜１０を除去
し、リン１１を、注入条件として加速電圧１６０ｋｅ
Ｖ、ドーズ量９Ｅ１２／ｃｍ²で注入して活性化し、Ｎ
ウェル３を形成した。その後Ｎウェル３表面を熱酸化
し、３属ドーパントの注入ストッパーであるＳｉＯ₂膜
１２を３８００Å形成した。その結果、Ｎウェル３の一
部はＳｉＯ₂膜１２に転換し、Ｎウェル３の厚さは約１
９００Å減少した。そしてＰウェルを形成する領域のＳ
ｉ₃Ｎ₄膜１０を除去したのちボロン１３を、注入条件と
して加速電圧３０ｋｅＶ、ドーズ量１．２Ｅ１３／ｃｍ
²で注入して活性化し、Ｐウェル２を形成してツインウ
ェル構造とした。

【００２７】ここで４つのサンプルを抽出し、サンプル
５はＳｉＯ₂膜１２をバッファフッ酸で除去したのみの
ツインウェル構造、すなわち本発明の製造方法の特徴部
分を省略したものとした。サンプル６〜８は、Ｓｉ₃Ｎ₄
膜１４を１０００Å全面に成膜し、Ｐウェル２上のＳｉ
₃Ｎ₄膜１４を除去した。そして、熱酸化によりＰウェル
２表面にＳｉＯ₂膜１５を３８００Å形成した。その結
果、Ｐウェル２の一部はＳｉＯ₂膜１５に転換し、Ｐウ
ェル２の厚さは約１９００Å減少した。その後Ｎウェル
３上のＳｉ₃Ｎ₄膜１４を熱リン酸で除去し、ＳｉＯ₂膜
１２および１５をバッファフッ酸で除去した。各サンプ
ルのＰウェル、Ｎウェルのウェル間段差を表３に示す。（本頁以下余白）

【００２８】

【００２９】その後ＬＯＣＯＳ法により素子分離のため
のフィールド絶縁膜４を形成し、熱酸化によりゲート酸
化膜８を１００Å形成し、ポリシリコン１６を３０００
Å成膜した。その後フォトリソグラフィによりマスク寸
法０．２５μｍのＰｃｈゲートとＮｃｈゲートのレジス
ト１７を形成した。

【００３０】露光は、ＫｒＦレーザー用化学増幅型レジ
スト（ｎ＝１．６８）を用い、ＫｒＦレーザー（２４８
ｎｍ）による通常の露光を行なった。各ゲートのレジス
ト寸法を測長ＳＥＭで測定した結果を表４に示す。ただ
し、ＣＤｐ、ＣＤｎは各々Ｐｃｈゲート、Ｎｃｈゲート
のレジスト寸法である。（本頁以下余白）

【００３１】

【００３２】以上の結果からＰウェル、Ｎウェル間の段
差を無くすことによって、ＰｃｈゲートとＮｃｈゲート
のレジスト寸法差を小さくできることが確認された。特
にウェル間段差を６０Å以下にすることによって、レジ
スト寸法差を±１０％以下に制御することができること
が確認された。

【００３３】さらにサンプル６を用い、ＣＭＯＳトラン
ジスタを作製した。その結果、ＰｃｈＭＯＳトランジス
タとＮｃｈＭＯＳトランジスタのゲート長がほぼ同じ
で、特性の良いＣＭＯＳ動作をすることが確認された。

【００３４】（具体例３）本例における製造方法は図２
を参照して説明した方法を適用している。まずＰ型シリ
コン基板１の表面を熱酸化しＳｉＯ₂膜９を２５０Å形
成した。次にＳｉ₃Ｎ₄膜１０を１０００Å成膜した。そ
の後Ｎウェルを形成する領域のＳｉ₃Ｎ₄膜１０を除去
し、リン１１を、注入条件として加速電圧１６０ｋｅ
Ｖ、ドーズ量９Ｅ１２／ｃｍ²で注入して活性化し、Ｎ
ウェル３を形成した。その後Ｎウェル３表面を熱酸化
し、３属ドーパントの注入ストッパーであるＳｉＯ₂膜
１２を３０００Å形成した。その結果、Ｎウェル３の一
部はＳｉＯ₂膜１２に転換し、Ｎウェル３の厚さは約１
５００Å減少した。そしてＰウェル２を形成する領域の
Ｓｉ₃Ｎ₄膜１０を除去したのちボロン１３を、注入条件
として加速電圧３０ｋｅＶ、ドーズ量１．２Ｅ１３／ｃ
ｍ²で注入して活性化し、Ｐウェル２を形成し、ツイン
ウェル構造とした。

【００３５】ここで４つのサンプルを抽出し、サンプル
９はＳｉＯ₂膜１２をバッファフッ酸で除去したのみの
ツインウェル構造、すなわち本発明の製造方法の特徴部
分を省略したものとした。サンプル１０〜１２は、Ｓｉ
₃Ｎ₄膜１４を１０００Å全面に成膜し、Ｐウェル２上の
Ｓｉ₃Ｎ₄膜１４を除去した。そして、熱酸化によりＰウ
ェル２表面にＳｉＯ₂膜１５を３０００Å形成した。そ
の結果、Ｐウェル２の一部はＳｉＯ₂膜１５に転換し、
Ｐウェル２の厚さは約１５００Å減少した。その後Ｎウ
ェル３上のＳｉ₃Ｎ₄膜１４を熱リン酸で除去し、ＳｉＯ
₂膜１２および１５をバッファフッ酸で除去した。各サ
ンプルのＰウェル、Ｎウェルのウェル間段差を表５に示
す。（本頁以下余白）

【００３６】

【００３７】その後ＬＯＣＯＳ法により素子分離のため
のフィールド絶縁膜４を形成し、熱酸化によりゲート酸
化膜８を８０Å形成し、ポリシリコン１６を２５００Å
成膜した。その後、フォトリソグラフィによりマスク寸
法０．１５μｍのＰｃｈゲートとＮｃｈゲートのレジス
ト１７を形成した。

【００３８】露光は、ＫｒＦレーザー用化学増幅型レジ
スト（ｎ＝１．６８）を用い、ＡｒＦレーザー（１９３
ｎｍ）による通常の露光を行なった。この露光において
はレジスト自体の光吸収が大きいためレジスト形状は台
形になった。またレジスト寸法はレジストボトムで測定
した。各ゲートのレジスト寸法を測長ＳＥＭで測定した
結果を表６に示す。ただし、ＣＤｐ、ＣＤｎは各々Ｐｃ
ｈゲート、Ｎｃｈゲートのレジスト寸法である。（本頁以下余白）

【００３９】

【００４０】以上の結果からＰウェル、Ｎウェル間の段
差を無くすことによって、ＰｃｈゲートとＮｃｈゲート
のレジスト寸法差を小さくできることが確認された。特
にウェル間段差を３０Å以下にすることによって、レジ
スト寸法差を±１０％以下に制御することができること
が確認された。

【００４１】さらにサンプル１０を用い、ＣＭＯＳトラ
ンジスタを作製した。その結果、ＰｃｈＭＯＳトランジ
スタとＮｃｈＭＯＳトランジスタのゲート長がほぼ同じ
で、特性の良いＣＭＯＳ動作をすることが確認された。

【００４２】

【００４３】

【００４４】

【００４５】

【００４６】

【００４７】

【００４８】

【００４９】

【発明の効果】以上のように本発明により製造される半
導体装置においては、ＰｃｈゲートとＮｃｈゲートを各
々形成するためのレジストの厚さがほぼ等しくなる。そ
の結果、定存波効果とバルク効果、特に定存波効果によ
って生じるＰｃｈゲートとＮｃｈゲートのレジスト寸法
の差を小さくすることができる。したがって、Ｐｃｈゲ
ートとＮｃｈゲートのゲート長をほぼ等しく形成するこ
とができるため、特性の良いＣＭＯＳ動作をするトラン
ジスタを得ることができる。そして、本発明の半導体装
置製造方法においては、上述したようなＰｃｈゲートと
Ｎｃｈゲートのゲート長がほぼ等しい半導体装置を形成
することできる。

【図面の簡単な説明】

【図１】本発明により製造される半導体装置である。

【図２】本発明の一実施例の半導体装置製造方法であ
る。

【図３】比較例の半導体装置製造方法である。

【図４】ツインウェル構造を有する一般的な半導体装置
である。

【図５】図４に示した半導体装置の製造方法である。

【図６】図４に示した半導体装置のレジスト厚さと寸法
変動との関係を示す図である。

【図７】従来の技術の半導体装置である。

【符号の説明】

１シリコン基板２Ｐウェル３Ｎウェル４フィールド絶縁膜５層間絶縁膜６ＮチャンネルＭＯＳトランジ
スタ７ＰチャンネルＭＯＳトランジ
スタ８ゲート酸化膜９、１２、１５ＳｉＯ₂膜１０、１４Ｓｉ₃Ｎ₄膜１１リン１３ボロン１６ポリシリコン１７レジスト

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8238 H01L 27/092

Claims

(57)【特許請求の範囲】

【請求項１】ツインウェル構造のＣＭＯＳトランジス
タを有する半導体装置の製造方法において、半導体基板表面に一導電型の不純物を導入して第１の領
域を形成する工程と、前記第１の領域上に前記第１の領域の物質の化合物であ
る第１の絶縁層を形成する工程と、前記第１の領域に隣接して前記半導体基板表面に他導電
型の不純物を導入して第２の領域を形成する工程と、前記第１の絶縁層上に選択的に前記第１の絶縁層とは異
種の物質からなる第２の絶縁層を形成する工程と、前記第２の領域上に前記第１の絶縁層と同種の物質から
なる第３の絶縁層を前記第１の絶縁層と同じ厚さに形成
する工程と、前記第２の絶縁層を除去する工程と、前記第１絶縁層および前記第３の絶縁層を除去する工程
とを含むことを特徴とする半導体装置の製造方法。
【請求項２】前記第１と第３の絶縁層は酸化膜であ
り、前記第２の絶縁層は窒化膜である請求項１に記載の
半導体装置の製造方法。