KR100542716B1 - 반도체 소자의 트렌치 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트렌치 형성방법에 관한 것으로, 트렌치가 형성될 영역을 정의하기 위하여 패드 질화막 및 패드 산화막이 패터닝되고, 패터닝된 상기 패드 질화막 및 상기 패드 산화막의 내측벽에 일부분이 꼬리(tail) 형태를 갖는 스페이서가 형성된 후 상기 스페이서와 상기 패드 질화막을 식각 마스크로 이용하여 트렌치 식각공정이 실시됨으로써 상부 모서리 부위의 라운딩(rounding) 형성이 최적화된 트렌치(trench)가 형성될 수 있다. 이로써, 반도체 소자의 특성을 향상시킬 수 있는 트렌치 형성방법이 개시된다.
STI(Shallow Trench Isolation), 스페이서
Description
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 트렌치형성방법을 설명하기 위하여 도시된 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 패드 산화막
14 : 패드 질화막 16 : 포토레지스트 패턴
18 : 산화막 18a : 스페이서
20 : 트렌치 22 : 소자 분리막
본 발명은 반도체 소자의 트렌치 형성방법에 관한 것으로, 특히 트렌치 상부 모서리(trench top edge)부위의 라운딩(rounding) 형성을 최적화하여 반도체 소자 의 특성을 향상시킬 수 있는 반도체 소자의 트렌치 형성방법에 관한 것이다.
현재 로직(logic) 0.25급 이하의 소자 분리공정은 STI(Shallow Trench Isolation) 방식이 사용되고 있다. STI 방식은 기존의 LOCOS(LOCal Oxidation of Silicon) 방식에서 발생되는 문제, 예컨대 버즈 비크(bird's beak) 현상을 해결하였다. 하지만, STI 방식을 통해 형성되는 트렌치(trench)의 구조적인 특성상 공정진행시 여러가지 문제가 발생된다. 첫째로, 트렌치를 형성하기 위한 식각공정(이하, '트렌치 식각공정'이라 함)후 액티브 영역(active region)의 모서리(edge)가 날카롭게(sharp) 형성된다. 둘째로, 화학처리에 의해 트렌치의 모서리 부위의 산화막이 제거되어 이 부위에서 산화막이 과다 침식(encroaching)된다. 이러한 문제들은 반도체 소자의 비정상적인 동작, 예컨대 험프(hump) 현상, INWE(Inverse Narrow Width Effect) 현상, 그리고, 전기적 특성의 저하 등을 유발시킨다. 하지만, 트렌치 식각공정후 형성된 액티브 영역의 모서리를 특별한 공정에 의해 적절하게 라운딩(rounding)시켜주면 이러한 험프 문제를 해결할 수 있다. 이러한 라운딩 형성공정은 여러가지 방법이 제시되고 있다. 널리 이용되는 방법으로는 퍼니스(furnace)를 이용한 라운딩 산화공정(rounding oxidation)이 있다. 하지만, 이 방법은 라운딩 정도가 매우 미약하여 큰 효과를 기대하기 어렵다. 아직까지 액티브 영역의 침식이 발생되는 문제점을 갖고 있다.
따라서, 본 발명의 바람직한 실시예는 트렌치 상부 모서리(trench top edge) 부위의 라운딩(rounding) 형성을 최적화하여 반도체 소자의 특성을 향상시키는데 그 목적이 있다.
본 발명의 바람직한 실시예의 일측면에 따르면, 반도체 기판 상에 패드 산화막 및 패드 질화막이 증착되는 단계와, 상기 패드 질화막 및 상기 패드 산화막이 패터닝되어 상기 반도체 기판의 일부가 노출되는 단계와, 전체 구조 상부의 단차를 따라 산화막이 증착된 후 식각공정을 실시하여 패터닝된 상기 패드 질화막 및 상기 패드 산화막의 내측벽에 스페이서가 형성되는 단계와, 상기 패드 질화막과 상기 스페이서를 식각 마스크로 이용한 식각공정을실시하여 상기 반도체 기판 내에 트렌치가 형성되는 단계를 포함하는 반도체 소자의 트렌치 형성방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 트렌치 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 1 내지 도 8에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소이다.
도 1을 참조하면, 전처리 세정공정을 통해 상부 표면이 세정된 반도체 기판(10)이 제공된다. 이때, 상기 전처리 세정공정은 DHF(Diluted HF)와 SC-1(NH4OH/H2O2/H2O)을 이용하여 실시되거나, BOE(Buffer Oxide Etchant)와 SC-1을 이용하여 실시될 수 있다. 이어서, 반도체 기판(10) 상에는 패드 산화막(12)과 패드 질화막(14)이 순차적으로 형성된다. 이때, 패드 산화막(12)은 반도체 기판(10)의 상부 표면의 결정결함 및 표면 처리를 위하여 건식 또는 습식산화방식을 이용하여 형성된다. 패드 질화막(14)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식을 이용한 증착공정을 통해 형성된다.
도 2를 참조하면, 도 1에서 패드 질화막(14)이 형성된 후, 전체 구조 상부에는 포토레지스트(photoresist)가 도포되고 포토 마스크(photomask)를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(photoresist pattern; 16)이 형성된다.
도 3을 참조하면, 도 2에서 형성된 포토레지스트 패턴(16)을 이용한 식각공정이 실시된다. 이때, 상기 식각공정은 반도체 기판(10)의 상부 표면이 손실되는 것을 방지하기 위하여 패드 산화막(12)이 일정 두께로 잔류되도록 실시된다. 이 경우, 상기 식각공정은 EOP(End Of Point) 방식으로 실시되는 것이 바람직하다. 이후, 잔류되는 패드 산화막(12)은 포토레지스트 패턴(16)을 제거하기 위한 스트립 공정(strip) 또는 별도의 세정공정을 통해 제거된다. 이때, 상기 세정공정은 HF 용액이 사용된다.
도 4 및 도 5를 참조하면, 전체 구조 상부에는 산화막(18)이 증착된다. 상기 산화막(18)은 100Å 내지 200Å 정도의 두께로 증착된다. 이어서, 도 5에 도시된 바와 같이, 활성화된 플라즈마(plasma)를 이용한 식각공정을 건식식각방식으로 실시하여 패터닝된 패드 질화막(14) 및 패드 산화막(12)의 내측벽에 스페이서(18a)가 형성된다. 이때, 상기 플라즈마를 활성화시키기 위한 가스는 공정방식에 따라 달라질 수 있지만, 예컨대 CxFy(x,y는 0 또는 자연수), CoHpFq
,(o,p,q는 0 또는 자연수), Ar 등이 일정한 비율로 혼합된 혼합기체가 사용될 수 있다. 바람직하게는 CxFy와 O
2가 혼합된 혼합기체가 사용된다. 또한, 상기 식각공정은 EOP 방식으로 실시되고, 이로 인하여 도 5에 도시된 바와 같이 일부분이 꼬리(tail; A) 형태를 갖는 스페이서(18a)가 형성된다.
도 6 및 도 7을 참조하면, 패드 질화막(14)과 스페이서(18a)가 식각 마스크로 이용되고, 활성화된 플라즈마를 이용한 식각공정을 건식식각방식으로 실시하여 반도체 기판(10) 내부에는 홈이 형성된다. 이때, 스페이서(18a)와 반도체 기판(10)과의 선택비는 적어도 30:1 이상이 되도록 하는 것이 바람직하다. 이로 인하여, 상기 식각공정이 진행되는 동안 상기 스페이서(18a)는 손실되면서 반도체 기판(10) 내부에 서서히 홈이 생성되기 시작한다. 특히, 스페이서(18a)의 꼬리부위(A)에 의해 반도체 기판(10) 내부에 홈이 형성되면서 라운딩(rounding) 형태를 갖게 된다. 상기에서 식각공정은 Cl2, HBr, N2, Ar 등이 적절하게 혼합된 기체가 사용된다. 이로써, 도 7에 도시된 바와 같이 상부 모서리(top edge) 부위가 라운딩(B)을 갖는 트렌치(20)가 형성된다.
도 8을 참조하면, 도 7에서 형성된 트렌치(20)가 갭 필링(gap filling)되도록 HDP(High Density Plasma) 산화막이 증착된다. 이어서, 평탄화공정이 실시된 후 인산을 이용한 식각공정을 통해 패드 질화막(14) 및 패드 산화막(12)을 제거하여 소자 분리막(22)이 형성된다. 도 8에 설명된 공정은 일반적인 공정과 동일한 공정으로 진행될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 의하면, 트렌치가 형성될 영역을 정의하기 위하여 패드 질화막 및 패드 산화막이 패터닝되고, 패터닝된 상기 패드 질화막 및 상기 패드 산화막의 내측벽에 일부분이 꼬리(tail) 형태를 갖는 스페이서가 형성된 후 상기 스페이서와 상기 패드 질화막을 식각 마스크로 이용하여 트렌치 식각공정이 실시됨으로써 상부 모서리 부위의 라운딩 형성이 최적화된 트렌치가 형성될 수 있다. 이로써, 반도체 소자의 특성을 향상시킬 수 있다.
Claims (8)
- (a) 반도체 기판 상에 패드 산화막 및 패드 질화막이 증착되는 단계;(b) 상기 패드 질화막 및 상기 패드 산화막이 패터닝되어 상기 반도체 기판의 일부가 노출되는 단계;(c) 전체 구조 상부의 단차를 따라 산화막이 증착된 후 CxFy와 O2가 혼합된 혼합기체를 사용한 식각공정을 실시하여 패터닝된 상기 패드 질화막 및 상기 패드 산화막의 내측벽에 일부분이 꼬리형태를 갖는 스페이서가 형성되는 단계; 및(d) 상기 패드 질화막과 상기 스페이서를 식각 마스크로 이용한 식각공정을실시하여 상기 반도체 기판 내에 상부모서리가 라운딩된 트렌치가 형성되는 단계를 포함하는 반도체 소자의 트렌치 형성방법.
- 삭제
- 제 1 항에 있어서,상기 (d) 단계에서 실시되는 상기 식각공정시 상기 스페이서는 노출되는 상 기 반도체 기판과 함께 식각되는 반도체 소자의 트렌치 형성방법.
- 제 1 항에 있어서,상기 산화막은 100Å 내지 200Å 정도의 두께로 증착되는 반도체 소자의 트렌치 형성방법.
- 제 1 항에 있어서,상기 (c) 단계 및 (d) 단계에서 각각 실시되는 상기 식각공정은 활성화된 플라즈마를 이용한 건식식각방식으로 실시되는 반도체 소자의 트렌치 형성방법.
- 삭제
- 삭제
- 제 1 항에 있어서,상기 (d) 단계에서 실시되는 상기 식각공정은 Cl2, HBr, N2 및 Ar가 혼합된 기체가 사용되는 반도체 소자의 트렌치 형성방법.
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