KR100979228B1 - 반도체소자의 소자분리막 형성방법 - Google Patents

반도체소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 소자분리막 형성방법을 개시한다. 개시된 발명은, 반도체기판상에 패드산화막과 패드질화막을 적층하는 단계; 상기 패드질화막상에 소자분리영역을 한정하는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 마스크로 상기 패드질화막과 패드산화막을 선택적으로 제거하여 상기 반도체기판 일부를 드러나게 하는 단계; 상기 감광막패턴을 제거한후 일부가 선택적으로 제거된 패드 질화막패턴과 패드산화막패턴을 포함한 전체 구조의 상면에 폴리실리콘층과 질화막 을 적층하는 단계; 상기 질화막을 선택적으로 제거하여 질화막스페이서를 형성한후 이를 배리어로 상기 폴리실리콘층패턴을 선택적으로 제거하는 단계; 상기 스페이서 를 마스크로 상기 드러난 반도체기판부분을 선택적으로 제거하여 반도체기판내에 트렌치를 형성한후 상기 질화막스페이서를 제거하는 단계; 산화공정을 진행하여 전체 구조의 표면상에 산화막을 형성한후 그 위에 평탄화산화막을 형성하여 갭매립 시키는 단계; 평탄화공정을 통해 상기 패드질화막패턴지역에서 식각이 정지되도록 상기 평탄화산화막과 산화막을 선택적으로 제거하는 단계; 및 상기 잔류하는 패드 질화막패턴을 제거하여 소자분리막을 형성하는 단계;를 포함하여 구성된다.

Description

반도체소자의 소자분리막 형성방법{Method for forming element isolating film of semiconductor device}
도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 소자분리막 형성공정을 설명하기 위한 공정단면도,
도 2는 종래기술에 따른 반도체소자의 소자분리막 형성공정을 통해 제조된 소자에 모우트 현상이 발생되는 것을 보여 주는 사진,
도 3a 내지 도 3i는 본 발명에 따른 반도체소자의 소자분리막 형성공정을 설명하기 위한 공정단면도.
[도면부호의설명]
31 : 반도체기판 33 : 패드산화막
35 : 패드질화막 37 : 감광막패턴
39 : 폴리실리콘층 39a : 폴리실리콘층패턴
41, 41a : 질화막 43 : 산화막
45 : 평탄화산화막 45b : 소자분리막
B : 모서리부
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로서, 보다 상세하게는 STI 공정의 가장자리 모우트(moat) 발생을 억제하여 험프, INWE(inverse narrow width effect)의 특성을 좋게 하므로써 소자의 정상적인 동작을 하도록 하기 위한 반도체소자의 소자분리막 형성방법에 관한 것이다.
현재 반도체 디바이스 제조공정중에서 소자분리공정인 STI 공정을 진행하는 방법에 대해 도 1a 내지 도 1e를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도이다.
종래기술에 따른 반도체소자의 소자분리막 형성방법은, 도 1a에 도시된 바와같이, 반도체기판(11)상에 패드산화막(13)과 패드질화막(15)을 순차적으로 적층한후 그 위에 트렌치 형성영역을 한정하는 감광막패턴(미도시)을 형성한다.
그다음, 상기 감광막패턴을 마스크로 상기 패드질화막(15)을 선택적으로 제거한다. 이때, 상기 질화막(15) 식각공정시에 CHF3, CF4, O2 및 Ar 가스의 조합으로 활성화된 플라즈마를 이용한다. 여기에서는, 조합 가스에 CF4 가스가 사용된 경우를 예로 들었으나, CF4 가스 이외의 CF 계열의 가스, 예를들어 C4F8, C2F6및 C5F8 중 어느 하나가 사용될 수도 있다.
이어서, 도 1b에 도시된 바와같이, 상기 감광막패턴(미도시)을 마스크로 Cl2, O2 및 Ar 가스의 조합으로 활성화된 플라즈마를 이용하여 상기 패드산화막(13)과 반도체기판(11)을 과도식각하여 반도체기판(11)내에 트렌치(17)를 형성한다. 이때, 상기 식각가스에 수소 등의 가스도 포함될 수 있다.
그다음, SAC(sacrification) 산화공정을 진행한다 이때, 상기 반도체기판 (11)과 패드산화막(13) 경계면의 실리콘(Si)이 산화가 되어 "A"와 같이 약간의 라운딩(rounding)이 형성된다.
이어서, 도 1c에 도시된 바와같이, 상기 감광막패턴(미도시)을 제거한후 상기 트렌치(17)를 포함한 전체 구조의 상면에 상기 트렌치(17)를 매립하는 평탄화산화막(19)을 증착한다. 이때, 상기 평탄화 산화막(19) 증착시에 STI 영역을 채울 수 있도록 높게 증착시킨다.
그다음, 도 1d에 도시된 바와같이, 화학적 기계적 연마 공정을 진행하여 질화막(15) 일부를 남기고 평탄화시킨다.
이어서, 도 1e에 도시된 바와같이, H3PO4 등으로 상기 남아 있는 질화막(15)을 제거하여 소자분리막(19a)을 형성한다. 이때, 상기 질화막(15)은 산화막과의 선택비가 우수한 특성을 보이기 때문에 평탄화 산화막과 패드산화막은 약간만 제거된다.
그러나, 상기와 같은 종래기술에 의하면, 게이트산화막 증착은 반도체소자의 특성에 아주 중요한 공정이므로 게이트 산화막 증착전에 잔류하고 있는 이물질 등을 제거하기 위해서 HF 또는 혼합된 불산(HF) 등으로 제거한다음 게이트산화막을 증착하게 된다.
그러나, 도2에서와 같이 게이트산화막 증착전에 HF 또는 HF, H2O, BOE 등의 케미칼로 세정을 진행하게 되면서 가장자리 모우트(edge moat)가 발생하게 된다. 이러한 가장자리 모우트가 발생하면 소자특성상 험프 및 INWE(inverse narrow width effect)가 발생하여 소자의 비정상적인 동작을 유발시킬 소지가 발생하게 된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, STI 공정의 가장자리 모우트(moat) 발생을 억제하여 험프, INWE(inverse narrow width effect)의 특성을 좋게 하므로써 소자의 정상적인 동작이 가능하도록한 반도체소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리막 형성 방법은, 반도체기판상에 패드산화막과 패드질화막을 적층하는 단계;
상기 패드질화막상에 소자분리영역을 한정하는 감광막패턴을 형성하는 단계;
상기 감광막패턴을 마스크로 상기 패드질화막과 패드산화막을 선택적으로 제거하여 상기 반도체기판 일부를 드러나게 하는 단계;
상기 감광막패턴을 제거한후 일부가 선택적으로 제거된 패드질화막패턴과 패드산화막패턴을 포함한 전체 구조의 상면에 폴리실리콘층과 질화막을 적층하는 단계;
상기 질화막을 선택적으로 제거하여 질화막스페이서를 형성한후 이를 배리어 로 상기 폴리실리콘층패턴을 선택적으로 제거하는 단계;
상기 스페이서를 마스크로 상기 드러난 반도체기판부분을 선택적으로 제거하여 반도체기판내에 트렌치를 형성한후 상기 질화막스페이서를 제거하는 단계;
산화공정을 진행하여 전체 구조의 표면상에 산화막을 형성한후 그 위에 평탄화산화막을 형성하여 갭매립시키는 단계;
평탄화공정을 통해 상기 패드질화막패턴지역에서 식각이 정지되도록 상기 평탄화산화막과 산화막을 선택적으로 제거하는 단계; 및
상기 잔류하는 패드질화막패턴을 제거하여 소자분리막을 형성하는 단계;를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 소자분리막 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 3a 내지 도 3i는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 소자분리막 형성방법은, 도 3a에 도시된 바와같이, 반도체기판(31)상에 패드산화막(33)과 패드질화막(35)을 순차적으로 적층한후 그 위에 트렌치 형성영역을 한정하는 감광막패턴(37)을 형성한다.
그다음, 도 3b에 도시된 바와같이, 상기 감광막패턴(37)을 마스크로 하는 식각 공정으로 상기 패드질화막(35)과 패드산화막(33)을 패터닝한다. 이때, 상기 패드질화막(35) 패터닝공정시에 CHF3, CF4, O2 및 Ar 가스의 조합으로 활성화된 플라즈마를 이용한다. 여기에서는, 조합 가스에 CF4 가스가 사용된 경우를 예로 들었으나, CF4 가스 이외의 CF 계열의 가스, 예를들어 C4F8, C2F6 및 C5F8 중 어느 하나가 사용될 수도 있다.
이어서, 도 3c에 도시된 바와같이, 상기 감광막패턴(37)을 제거한후 패터닝된 패드질화막(35)과 패드산화막(33)을 포함한 전면에 폴리실리콘층(39)과 질화막(41)을 적층한다. 이때, 상기 폴리실리콘층(39)은 10∼500Å정도 두께로 증착하고, 질화막(41)은 100∼500Å 정도 두께로 증착한다.
그다음, 도 3d에 도시된 바와같이, 상기 질화막(41)을 블랭킷으로 건식식각하여 패터닝된 패드질화막(35) 및 패드산화막(33)의 측벽에 형성된 폴리실리콘층(39) 측면에 질화막스페이서(41a)를 형성하고, 질화막 스페이서(41a)를 배리어로 상기 폴리실리콘층(39)을 건식식각하여 질화막 스페이서(41a) 하부에 폴리실리콘층패턴(39a)을 형성한다. 이때, 상기 패터닝된 패드질화막(35) 상부에 있는 폴리실리콘층(39)과 질화막(41) 부분을 제거하여 패터닝된 패드질화막(35)이 드러나게 하여 반도체기판(31)의 일부가 드러나는 것을 확인한다. 또한, 패터닝된 패드질화막(35)의 두께 측정을 진행하여 질화막의 두께 측정이 되면 드러나는 트렌치 형성지역의 반도체기판(31)에 있는 폴리실리콘층이 완전히 제거되어 반도체기판이 드러난 것으로 본다. 여기서, 질화막 스페이서(41a)의 건식식각 진행은 CHF3, CF4 및 Ar을 메인 가스로 활성화된 플라즈마를 이용하여 건식식각을 진행하며, 여기에 O2 및 N2를 추가해도 되고, 메인 가스에서 CHF3 및 CF4 대신에 CF 계열의 가스를 사용해도 된다.
또한, 질화막 스페이서(41a)를 배리어로 폴리실리콘층(39)의 건식식각 진행은 Cl2, HBr, He, O2 및 Ar 등으로 활성화된 플라즈마를 이용하여 건식식각을 진행하며, 여기에 HBr, He 및 O2를 사용하지 않아도 되고 대신에 O2를 사용해야 된다.
도 3d에서와 같이, 폴리실리콘층 패턴(39a)이 "L" 모양으로 된 것을 알 수 있으며, 이는 나중에 기판영역을 충분히 확보하기 위해서이다.
이어서, 도 3e에 도시된 바와같이, 상기 패터닝된 패드질화막(35) 및 질화막스페이서(41a)와 폴리실리콘층 패턴(39a)을 마스크로 상기 반도체기판(31)을 과도 건식식각하여 트렌치(43)을 형성한다. 이때, 상기 트렌치(43)는 Cl2, HBr, H2 및 O2 등의 조합으로 활성화된 플라즈마를 이용하여 건식각을 진행한다. 이때, 후속 산화공정을 진행할 때 "L"자 모양의 폴리실리콘층 패턴(39a) 지역과 트렌치영역의 실리콘(Si)이 드러난 지역(B)이 산화되면서 버즈빅 모양으로 산화가 되기 때문에 라운딩이 되고, 또한 "L"자 모양이 나중에 가장자리 모우트(edge moat)를 방지하기 위한 중요한 요인으로 작용하게 된다.
이어서, 도 3f에 도시된 바와같이, 질화막스페이서(41a)를 제거하여 "L"자 모양의 폴리실리콘층 패턴(39a)이 드러나게 한 다음 산화공정을 진행하여 폴리실리콘층 패턴(39a)을 산화시킨다. 이렇게 하면, "L"자 모양의 폴리실리콘층 패턴(39a)은 산소와 반응을 하여 산화막(45)으로 변하게 된다. 또한, 도 3e에서의 "B" 지역은 버지빅 모양으로 산화가 진행되기 때문에 "C"와 같이 라운딩이 형성된다.
이렇게 진행을 하게 되면, 산화막(45)부위가 트렌치영역과 질화막패턴의 측벽부위로 형성되며, "D"에서와 같이 실리콘기판의 드러난 정도가 많기 때문에 나중에 이 영역위로 산화막이 존재하게 되어 가장자리 모우트를 방지할 수가 있게 된 다. 이때, 질화막의 제거는 다운플로우(down flow) 방식으로 진행하여 제거한다. 또한, 질화막은 선택비가 우수하여 폴리실리콘층의 손실이 없다.
그다음, 도 3g에 도시된 바와같이, 전체 구조의 상면에 평탄화산화막(47)을 증착하여 상기 트렌치(43)를 매립한다.
이어서, 도 3h에 도시된 바와 같이, 질화막(35) 상면에서 정지되도록 화학적 기계적 연막공정을 진행하여 트렌치(43)내에 소자분리막(ISO)을 형성한다.
그다음, 도 3i에 도시된 바와같이, 인산 용액을 이용하여 잔류하는 질화막을 제거한다.
이렇게 진행을 완료하면, 산화막이 기판위로 올라와서 형성이 되기 때문에 가장자리 모우트를 방지할 수가 있게 된다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 소자분리막 형성방법에 의하면, STI의 코너 라운딩 형성이 가능하여 기존에 발생하는 가장자리 모우트 현상이 발생하지 않으므로써 소자 특성중 험프, INWE 등의 특성이 좋아진다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (8)

  1. 반도체기판상에 패드산화막과 패드질화막을 적층하고 상기 패드질화막 및 상기 패드산화막을 패터닝하는 단계;
    패터닝된 상기 패드질화막 및 상기 패드산화막을 포함한 전면에 폴리실리콘층과 질화막을 적층하는 단계;
    상기 질화막을 블랭킷 건식식각하여 패터닝된 상기 패드질화막 및 패드산화막 측벽에 형성된 상기 폴리실리콘층 측면에 질화막 스페이서를 형성하는 단계;
    상기 질화막 스페이서를 마스크로 상기 폴리실리콘층을 식각하여 상기 질화막 스페이서 하부에 폴리실리콘층 패턴을 형성하는 단계;
    패터닝된 상기 패드 질화막과 상기 질화막 스페이서 및 상기 폴리실리콘층 패턴을 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 질화막 스페이서를 제거하는 단계;
    상기 폴리실리콘층 패턴을 산화시키고 상기 트렌치를 포함한 전면에 평탄화 산화막을 형성하여 상기 트렌치를 갭매립시키는 단계;
    상기 패드질화막에서 정지되도록 화학적 기계적 연마 공정을 실시하여 소자분리막을 형성하는 단계; 및
    남아있는 상기 패드질화막을 제거하는 단계;를 포함하여 구성되는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  2. 제1항에 있어서, 상기 패드질화막 식각시에 CHF3, CF4, O2 및 Ar 가스의 조합으로 활성화된 플라즈마를 이용한 건식식각에 의해 진행하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  3. 제1항에 있어서, 상기 폴리실리콘층의 두께는 100∼500Å이고, 질화막의 두께는 100∼500Å인 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  4. 제1항에 있어서, 상기 질화막스페이서는 블랭킷 건식식각에 의해 형성하되, 건식식각시에 CHF3, CF4 및 Ar을 이용한 활성화된 플라즈마를 이용하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  5. 제4항에 있어서, 상기 건식식각시에 O2 및 N2 가스를 더 추가하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  6. 제1항에 있어서, 상기 트렌치 형성시에 Cl2, HBr, O2 및 H2 가스의 조합으로 이루어진 활성화된 플라즈마를 이용한 건식식각공정을 진행하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  7. 제1항에 있어서, 상기 잔류하는 패드질화막패턴 제거시에 질산 용액을 이용하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  8. 제1항에 있어서, 상기 산화공정을 통해 잔류하는 폴리실리콘층패턴이 산화되고 트렌치 모서리부가 라운드지게 형성되는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
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