KR20020052677A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 52
- 238000002955 isolation Methods 0.000 title claims abstract description 34
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 33
- 229920005591 polysilicon Polymers 0.000 claims abstract description 33
- 238000005530 etching Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 8
- 238000005498 polishing Methods 0.000 claims abstract description 5
- 238000000354 decomposition reaction Methods 0.000 claims description 6
- 239000007789 gas Substances 0.000 claims description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 6
- 239000012159 carrier gas Substances 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 12
- 230000003647 oxidation Effects 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 12
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 235000014653 Carica parviflora Nutrition 0.000 description 1
- 241000243321 Cnidaria Species 0.000 description 1
- 239000003963 antioxidant agent Substances 0.000 description 1
- 230000003078 antioxidant effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 폴리실리콘막 또는 비정질 실리콘막을 마스크층으로 하여 모우트가 발생되지 않는 트렌치형 소자 분리막을 형성함으로써 소자의 수율을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법이 제시된다.
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 폴리실리콘막 또는 비정질 실리콘막을 마스크층으로 하여 트렌치형 소자 분리막을 형성함으로써 모우트가 발생되지 않도록 하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 소자의 소정 영역을 식각하여 트렌치를 형성한 후 트렌치를 매립하여 소자 분리막을 형성함으로써 액티브 영역과 필드 영역을 분리하는 공정에서 액티브 영역을 보호하기 위해 가장 보편적으로 사용되고 있는 마스크층은 실리콘 질화막(Si3N4)이다. 마스크층은 트렌치를 형성하기 위한 식각 공정에 대한 식각 방지막, 트렌치 측벽 산화 공정시 산화 방지막, 트렌치를 매립하는 산화막을 연마할 때 연마 정지막의 역할을 하는 아주 중요한 층이다. 그러나 연마 공정을 완료한 후 인산(H3PO4) 용액을 사용하는 실리콘 질화막 제거 과정과 산호막 식각 용액을 사용하는 일련의 후속 습식 세정 과정에서 소자 분리막의 일부분이 과도하게 식각되어 모우트(Moat)가 발생하게 되고, 이로 인해 문제점이 발생된다. 그럼, 실리콘 질화막을 마스크층으로 사용하는 반도체 소자의 소자 분리막 형성 방법을 도 1(a) 내지 도 1(d)를 이용하여 설명하면 다음과 같다.
도 1(a)를 참조하면, 반도체 기판(11) 상부에 패드 산화막(12) 및 패드 질화막(13)을 순차적으로 형성한다. 전체 구조 상부에 감광막(도시안됨)을 도포한 후소자 분리 마스크를 이용한 노광 및 현상 공정으로 패터닝한다. 감광막 패턴(도시안됨)을 마스크로 패드 질화막(13) 및 패드 산화막(12)의 소정 영역을 식각한다. 그리고, 감광막 패턴(도시안됨)을 제거한 후 패드 질화막(13)을 마스크로 반도체 기판(11)을 소정 깊이로 식각하여 트렌치(14)를 형성한다.
도 1(b)를 참조하면, 트렌치(14)를 형성하기 위한 식각 공정에서 발생되는 반도체 기판(11)의 손상을 보상하기 위해 열산화 공정을 실시하여 측벽 산화막(15)을 형성한다. 그리고, 트렌치(14)가 매립되도록 전체 구조 상부에 산화막(16)을 형성한 후 CMP 공정을 실시하여 패드 질화막(13)을 노출시킨다.
도 1(c)를 참조하면, 고온의 인산(H3PO4) 용액을 사용하여 패드 질화막(13)을 제거하여 소자 분리막(17)을 형성한다. 그런데, 패드 질화막(13)이 완전히 제거된 후 인산 용액에 의해 소자 분리막(17)이 식각된다. 특히, 패드 질화막(13)의 모서리 부분이 위치했던 자리의 소자 분리막(17)이 가장 날카로운 형태의 곡률을 가지고 있으므로 이 부분이 선택적으로 식각되는 현상(A)이 발생하게 된다.
도 1(d)를 참조하면, 패드 산화막(12)을 제거한 후 스크린 산화막 성장 공정, 게이트 산화막 성장 공정등 일련의 산화 공정을 실시하는데, 이러한 산화 공정을 실시하기 전에 이전 산화 공정에서의 잔류 산화막을 제거하기 위한 습식 세정 공정을 실시한다. 이때, 습식 세정 공정은 HF 또는 BOE 용액을 이용하여 실시하는데, 패드 질화막(13) 식각 공정에서 식각된 산화막의 부분이 계속 식각되고 최종적으로는 모우트(B)가 발생된다.
상기와 같은 공정으로 소자 분리막을 형성하게 되면, 소자 분리막의 모서리 부분에 모우트가 필연적으로 발생하게 된다. 이에 의해 국부적으로 소자 분리막이 함몰되어 후속 공정으로 게이트 패턴을 형성하기 위한 식각 공정시 식각 잔류물이 남게 된다, 그리고, 곡률 반경이 매우 작은 실리콘 상부 모서리가 노출되어 후속 열공정을 거치면서 스트레스가 집중되어 이 부분에 결함이 발생될 가능성이 높아진다. 또한, 게이트 산화막이 트렌치의 측벽쪽에도 형성되므로 절연 특성이 열화된다. 한편, 모우트 부분에 게이트 전극이 형성되면 문턱 전압이 감소되어 트랜지스터의 Inverse Narrow Width Effect 현상이 심화된다.
본 발명의 목적은 모우트가 발생되지 않지 반도체 소자의 소자 분리막 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 패드 질화막을 다른 물질로 대체하여 모우트의 발생을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 있다.
본 발명에서는 트렌치형 소자 분리막을 형성할 때 모우트 발생의 가장 큰 원인을 제공하는 패드 질화막 대신에 폴리실리콘막을 마스크층으로 사용함으로써 모우트의 발생을 근본적으로 차단한다. 폴리실리콘막을 마스크층으로 사용하게 되면 후속 산화 공정에서 표면이 국부적으로 산화되므로 폴리실리콘막의 모서리 부분이 둥글게 되고, 액티브 영역과 소자 분리막의 접점 부분에 미니 버즈빅(Mini bird'sbeak) 이 형성되는 효과를 동시에 얻을 수 있다.
도 1(a) 내지 도 1(d)는 종래의 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 및 21 : 반도체 기판12 및 22 : 패드 산화막
13 : 패드 질화막14 및 24 : 트렌치
15 및 25 : 측벽 산화막16 및 26 : 매립 산화막
17 및 27 : 소자 분리막23 : 폴리실리콘막
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상부에 패드 산화막 및 폴리실리콘막을 순차적으로 형성하는 단계와, 상기 폴리실리콘막 및 패드 산화막의 소정 영역을 식각한 후 이를 마스크로 상기 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 측벽에 산화막을 형성한 후 상기 트렌치가 매립되도록 전체 구조 상부에 산화막을 형성하는 단계와, 상기 산화막을 연마하여 상기 폴리실리콘막을 노출시킨 후 상기 폴리실리콘막을 제거하어 소자 분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(21) 상부에 패드 산화막(22) 및 폴리실리콘막(23)을 순차적으로 형성한다. 패드 산화막(22)은 50∼500Å 정도의 두께로 형성하고, 폴리실리콘막(23)은 500∼5000Å 정도의 두께로 형성한다. 전체 구조 상부에 감광막(도시안됨)을 도포한 후 소자 분리 마스크를 이용한 노광 및 현상 공정으로 패터닝한다. 감광막 패턴(도시안됨)을 마스크로 폴리실리콘막(23) 및 패드 산화막(22)의 소정 영역을 식각한다. 그리고, 감광막 패턴(도시안됨)을 제거한 후 폴리실리콘막(23)을 마스크로 반도체 기판(21)을 소정 깊이로 식각하여 트렌치(24)를 형성한다. 여기서, 폴리실리콘막(23)은 580∼650℃의 온도와 0.3∼1Torr의 압력에서 100% SiH4가스의 분해 반응을 이용하는 LPCVD 방법으로 형성하거나, N2캐리어 가스에 포함되는 5∼50% 정도의 SiH4가스의 분해 반응을 이용하는 LPCVD 방법으로 형성한다. 한편, 폴리실리콘막(23) 대신에 비정질 실리콘막을 사용할 수도 있다. 비정질 실리콘막은 580∼650℃의 온도와 0.3∼1Torr의 압력에서 100% SiH4가스의 분해 반응을 이용하는 LPCVD 방법으로 형성한다.
도 2(b)를 참조하면, 트렌치(24)를 형성하기 위한 식각 공정에서 발생되는 반도체 기판(21)의 손상을 보상하기 위해 열산화 공정을 실시하여 측벽 산화막(25)을 형성한다. 이때, 폴리실리콘막(23) 표면의 일부가 산화되는데, 산화 속도 차이로 인해 모서리 부분이 둥글게 되는 효과와 미니 버즈빅(Mini bird's beak)이 형성되는 효과를 동시에 얻을 수 있다. 그리고, 트렌치(24)가 매립되도록 전체 구조 상부에 산화막(26)을 형성한 후 CMP 공정을 실시하여 폴리실리콘막(23)을 노출시킨다.
도 2(c)를 참조하면, 플라즈마를 사용하는 건식 식각 방법에 의해 폴리실리콘막(23)을 제거하여 소자 분리막(27)을 형성한다. 이때, 폴리실리콘막(23)의 국부 산화에 의해 형성된 미니 버즈빅(C)으로 인해 소자 분리막(27)의 모서리 부분이 선택적으로 식각되는 현상은 발생하지 않는다.
도 2(d)를 참조하면, 패드 산화막(22)을 제거한 후 스크린 산화막 성장 공정, 게이트 산화막 성장 공정등 일련의 산화 공정을 실시하는데, 이러한 산화 공정을 실시하기 전에 이전 산화 공정에서의 잔류 산화막을 제거하기 위한 습식 세정 공정을 실시한다. 이때, 습식 세정 공정은 HF 또는 BOE 용액을 이용하여 실시하는데, 폴리실리콘막이 산화되면서 국부적으로 발생한 미니 버즈빅으로 인하여 최종적으로 모우트가 발생하지 않는 소자 분리막이 형성된다.
상술한 바와 같이 본 발명에 의하면 폴리실리콘막 또는 비정질 실리콘막을 마스크층으로 사용하여 트렌치형 소자 분리막을 형성함으로써 모우트가 발생되지 않는 소자 분리막을 형성할 수 있다. 이에 의해 국부적으로 소자 분리막이 함몰된 부분이 발생하지 않아 게이트 패턴을 형성한 후 식각 잔류물이 남는 현상이 억제되어 게이트 전극간의 브리지가 감소되어 웨이퍼 레벨(Wafer level)에서의 실패율(Fail rate)이 감소된다. 그리고, 매우 날카로운 실리콘 상부 모서리에서 유발되는 스트레스와 결함이 감소되어 접합 누설 및 리프레쉬(Refresh) 특성이 향상된다. 또한, 트렌치의 측벽이 노출되지 않으므로 게이트 산화막이 순수한 액티브 영역에만 형성되어 안정적인 GOI 특성을 얻을 수 있다. 한편, 모우트 부분에서의 누설 전류의 감소로 인해 트랜지스터의 Inverse Narrow Width Effect가 현저하게 감소되며 매우 균일한 문턱 전압 특성을 얻을 수 있다. 이러한 효과로 인해 결과적으로 소자의 특성을 향상시켜 전체적인 수율을 향상시킬 수 있다.
Claims (7)
- 반도체 기판 상부에 패드 산화막 및 폴리실리콘막을 순차적으로 형성하는 단계와,상기 폴리실리콘막 및 패드 산화막의 소정 영역을 식각한 후 이를 마스크로 상기 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와,상기 트렌치 측벽에 산화막을 형성한 후 상기 트렌치가 매립되도록 전체 구조 상부에 산화막을 형성하는 단계와,상기 산화막을 연마하여 상기 폴리실리콘막을 노출시킨 후 상기 폴리실리콘막을 제거하어 소자 분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 폴리실리콘막은 500 내지 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 폴리실리콘막은 580 내지 650℃의 온도와 0.3 내지 1Torr의 압력에서 100% SiH4가스의 분해 반응을 이용하는 LPCVD 방법으로 형성하는것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 폴리실리콘막은 580 내지 650℃의 온도와 0.3 내지 1Torr의 압력에서 N2캐리어 가스에 포함되는 5 내지 50%의 SiH4가스의 분해 반응을 이용하는 LPCVD 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 폴리실리콘막 대신에 비정질 실리콘막을 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 5 항에 있어서, 상기 비정질 실리콘막은 500 내지 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 5 항에 있어서, 상기 비정질 실리콘막은 580 내지 650℃의 온도와 0.3 내지 1Torr의 압력에서 100% SiH4가스의 분해 반응을 이용하는 LPCVD 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000082103A KR20020052677A (ko) | 2000-12-26 | 2000-12-26 | 반도체 소자의 소자 분리막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000082103A KR20020052677A (ko) | 2000-12-26 | 2000-12-26 | 반도체 소자의 소자 분리막 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020052677A true KR20020052677A (ko) | 2002-07-04 |
Family
ID=27686060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000082103A KR20020052677A (ko) | 2000-12-26 | 2000-12-26 | 반도체 소자의 소자 분리막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020052677A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
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| WITN | Withdrawal due to no request for examination |