JPH04320354A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04320354A JPH04320354A JP8807491A JP8807491A JPH04320354A JP H04320354 A JPH04320354 A JP H04320354A JP 8807491 A JP8807491 A JP 8807491A JP 8807491 A JP8807491 A JP 8807491A JP H04320354 A JPH04320354 A JP H04320354A
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- oxide film
- silicon nitride
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- nitride film
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。
に関する。
【０００２】
【従来の技術】従来、たとえばＭＯＳＬＳＩなどの半導
体装置では電気的に分離された島領域に個々の素子を形
成する必要があることから、窒化膜をマスクとする選択
酸化で形成した厚い酸化膜を用いたＬＯＣＯＳ 分離法
が主流として広く用いられている。このＬＯＣＯＳ 分
離法は、まずシリコン基板上にパッド酸化膜と称する薄
い熱酸化膜を形成し、ついでこの熱酸化膜の上にＣＶＤ
法によりシリコン窒化膜（Ｓｉ３Ｎ４ 膜）を堆積し、
さらに写真食刻（フォトエッチング）により活性化領域
にシリコン窒化膜を残して他の部分を除去し、最後に酸
化種として水蒸気を用いて熱酸化処理を行って厚さ１μ
ｍ 程度のフィールド酸化膜（ＳｉＯ２）を形成する。
体装置では電気的に分離された島領域に個々の素子を形
成する必要があることから、窒化膜をマスクとする選択
酸化で形成した厚い酸化膜を用いたＬＯＣＯＳ 分離法
が主流として広く用いられている。このＬＯＣＯＳ 分
離法は、まずシリコン基板上にパッド酸化膜と称する薄
い熱酸化膜を形成し、ついでこの熱酸化膜の上にＣＶＤ
法によりシリコン窒化膜（Ｓｉ３Ｎ４ 膜）を堆積し、
さらに写真食刻（フォトエッチング）により活性化領域
にシリコン窒化膜を残して他の部分を除去し、最後に酸
化種として水蒸気を用いて熱酸化処理を行って厚さ１μ
ｍ 程度のフィールド酸化膜（ＳｉＯ２）を形成する。
【０００３】しかし、最近、トランジスタの寸法が小さ
くなると、ＬＳＩ中のトランジスタ間の寸法が小さくし
なければ釣り合いが取れなくなるが、上記した従来のＬ
ＯＣＯＳ分離法の場合はフィールド酸化のプロセスで生
じるバーズビークやチャネルストッパ拡散などの影響が
あるため、超ＬＳＩからの絶縁幅１μｍ 以下の要請に
対応し得ないのである。
くなると、ＬＳＩ中のトランジスタ間の寸法が小さくし
なければ釣り合いが取れなくなるが、上記した従来のＬ
ＯＣＯＳ分離法の場合はフィールド酸化のプロセスで生
じるバーズビークやチャネルストッパ拡散などの影響が
あるため、超ＬＳＩからの絶縁幅１μｍ 以下の要請に
対応し得ないのである。
【０００４】そこで、このＬＯＣＯＳ 分離法に代わる
方法として、トレンチによる分離法が注目されてきてい
る。この方法は図２に示すように、基板１上にパッド酸
化膜２，シリコン窒化膜３を堆積し、フォトリソグラフ
ィ（以下、フォトリソと略称する）装置によって基板１
に達する間口の狭く深い溝（トレンチ）４を形成して、
溝４の内壁を酸化して酸化膜５を形成した後たとえば多
結晶Ｓｉ６を厚く堆積し、その後エッチバックによって
溝４内のみ多結晶Ｓｉ６を残し、最後にその表面を酸化
して酸化膜７を形成して平坦な分離領域にするものであ
る。
方法として、トレンチによる分離法が注目されてきてい
る。この方法は図２に示すように、基板１上にパッド酸
化膜２，シリコン窒化膜３を堆積し、フォトリソグラフ
ィ（以下、フォトリソと略称する）装置によって基板１
に達する間口の狭く深い溝（トレンチ）４を形成して、
溝４の内壁を酸化して酸化膜５を形成した後たとえば多
結晶Ｓｉ６を厚く堆積し、その後エッチバックによって
溝４内のみ多結晶Ｓｉ６を残し、最後にその表面を酸化
して酸化膜７を形成して平坦な分離領域にするものであ
る。
【０００５】しかし、このトレンチ分離法によればその
分離幅すなわち溝４のトレンチ幅の最小の値はフォトリ
ソの解像力で規定されてしまうという欠点がある。そこ
でその改良手段の一つとして、たとえばＴＳＯ（Ｔ−Ｓ
ＨＡＰＥＤ ＯＸＩＤＥ）構造の素子分離法（１９９０
年発行のＩＥＥＥに掲載されたＩＥＤＭ（Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ）９０−Ｐ．２５７ （Ｔ．Ｉｓｈｉｊ
ｉｍａ ｅｔｃ． “Ａ ＤＥＥＰ−ＳＵＢＭＩＣＲＯ
Ｎ ＩＳＯＬＡＴＩＯＮ ＴＥＣＨＮＯＬＯＧＹ ＷＩ
ＴＨＴ−ＳＨＡＰＥＤ ＯＸＩＤＥ （ＴＳＯ） ＳＴ
ＲＵＣＴＵＲＥ）参照） が発表されている。
分離幅すなわち溝４のトレンチ幅の最小の値はフォトリ
ソの解像力で規定されてしまうという欠点がある。そこ
でその改良手段の一つとして、たとえばＴＳＯ（Ｔ−Ｓ
ＨＡＰＥＤ ＯＸＩＤＥ）構造の素子分離法（１９９０
年発行のＩＥＥＥに掲載されたＩＥＤＭ（Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ）９０−Ｐ．２５７ （Ｔ．Ｉｓｈｉｊ
ｉｍａ ｅｔｃ． “Ａ ＤＥＥＰ−ＳＵＢＭＩＣＲＯ
Ｎ ＩＳＯＬＡＴＩＯＮ ＴＥＣＨＮＯＬＯＧＹ ＷＩ
ＴＨＴ−ＳＨＡＰＥＤ ＯＸＩＤＥ （ＴＳＯ） ＳＴ
ＲＵＣＴＵＲＥ）参照） が発表されている。
【０００６】その内容について図３を用いて説明すると
、まず図３（ａ） に示すように、基板１上に１μｍ
の厚いＣＶＤ酸化膜８を堆積し、その分離領域にたとえ
ば電子ビームリソグラフィによって ０．５μｍ の一
定の幅を有する溝４をエッチングし、さらにＣＶＤ酸化
膜８の上に堆積したＣＶＤ酸化膜９によって０．１ μ
ｍ 幅のギャップ１０を形成する。ついで、図３（ｂ）
に示すように、ＣＶＤ酸化膜９を除去するとともに厚
いＣＶＤ酸化膜８をマスクにしてギャップ１０の底面を
エッチングすることにより、基板１に深さ ０．５μｍ
で幅 ０．１μｍ 程度のスリット（トレンチ）１１
を形成する。
、まず図３（ａ） に示すように、基板１上に１μｍ
の厚いＣＶＤ酸化膜８を堆積し、その分離領域にたとえ
ば電子ビームリソグラフィによって ０．５μｍ の一
定の幅を有する溝４をエッチングし、さらにＣＶＤ酸化
膜８の上に堆積したＣＶＤ酸化膜９によって０．１ μ
ｍ 幅のギャップ１０を形成する。ついで、図３（ｂ）
に示すように、ＣＶＤ酸化膜９を除去するとともに厚
いＣＶＤ酸化膜８をマスクにしてギャップ１０の底面を
エッチングすることにより、基板１に深さ ０．５μｍ
で幅 ０．１μｍ 程度のスリット（トレンチ）１１
を形成する。
【０００７】さらに、図３（ｃ） に示すように、基板
１からＣＶＤ酸化膜８をはく離した後、スリット１１内
に２０ｎｍの薄い熱酸化膜１２を形成し、その上にＣＶ
Ｄ法で酸化膜１３を堆積する。そして、電子ビームリソ
グラフィによってスリット１１の位置に合わせるように
フォトレジスト１４を形成する。最後に、図３（ｄ）
に示すように、熱酸化膜１２とＣＶＤ酸化膜１３の２つ
の酸化層をＲＩＥによってエッチングしてから分離領域
にキャップ酸化膜１５を形成した後、このキャップ酸化
膜１５を介してボロンを１３０， １８０， ２６０Ｋ
ｅＶの３段階の高電圧でイオン注入し、スリット１１の
側壁に沿って深いチャネルストッパとしてのボロン層１
６を形成する。このボロン層１６は分離領域内に寄生電
流パスが形成されるのを防止するのに必要である。
１からＣＶＤ酸化膜８をはく離した後、スリット１１内
に２０ｎｍの薄い熱酸化膜１２を形成し、その上にＣＶ
Ｄ法で酸化膜１３を堆積する。そして、電子ビームリソ
グラフィによってスリット１１の位置に合わせるように
フォトレジスト１４を形成する。最後に、図３（ｄ）
に示すように、熱酸化膜１２とＣＶＤ酸化膜１３の２つ
の酸化層をＲＩＥによってエッチングしてから分離領域
にキャップ酸化膜１５を形成した後、このキャップ酸化
膜１５を介してボロンを１３０， １８０， ２６０Ｋ
ｅＶの３段階の高電圧でイオン注入し、スリット１１の
側壁に沿って深いチャネルストッパとしてのボロン層１
６を形成する。このボロン層１６は分離領域内に寄生電
流パスが形成されるのを防止するのに必要である。
【０００８】
【発明が解決しようとする課題】しかしながら、このＴ
ＳＯ分離法は先に形成したスリット（トレンチ）１１に
合わせて電子ビームリソグラフィを行う必要があり、ま
たそのためにリソグラフィ用のマスクを２枚も備えるこ
とになるため、キャップ酸化膜１５の形成時にアライメ
ントずれが発生し、さらにこれに起因する素子分離特性
のバラツキが生じる恐れがある。本発明は、上記のよう
な従来例の有する課題を解決した半導体装置の製造方法
を提供することを目的とする。
ＳＯ分離法は先に形成したスリット（トレンチ）１１に
合わせて電子ビームリソグラフィを行う必要があり、ま
たそのためにリソグラフィ用のマスクを２枚も備えるこ
とになるため、キャップ酸化膜１５の形成時にアライメ
ントずれが発生し、さらにこれに起因する素子分離特性
のバラツキが生じる恐れがある。本発明は、上記のよう
な従来例の有する課題を解決した半導体装置の製造方法
を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、基板上にシリ
コン窒化膜をパターニング後、酸化膜を堆積して後の工
程でスリットとなる部分に相当するギャップを形成する
工程と、前記酸化膜をエッチバックした後、前記ギャッ
プ底部をエッチングしてスリットを形成する工程と、前
記スリット内を熱酸化した後、その上にリフロー可能な
シリコン酸化膜を堆積し、ついでこの酸化膜をエッチバ
ックして前記シリコン窒化膜を露出させる工程と、前記
シリコン窒化膜をエッチングして前記基板上に素子分離
領域として作用するキャップ酸化膜を形成する工程と、
からなることを特徴とする半導体装置の製造方法である
。
コン窒化膜をパターニング後、酸化膜を堆積して後の工
程でスリットとなる部分に相当するギャップを形成する
工程と、前記酸化膜をエッチバックした後、前記ギャッ
プ底部をエッチングしてスリットを形成する工程と、前
記スリット内を熱酸化した後、その上にリフロー可能な
シリコン酸化膜を堆積し、ついでこの酸化膜をエッチバ
ックして前記シリコン窒化膜を露出させる工程と、前記
シリコン窒化膜をエッチングして前記基板上に素子分離
領域として作用するキャップ酸化膜を形成する工程と、
からなることを特徴とする半導体装置の製造方法である
。
【００１０】
【作 用】本発明によれば、ＴＳＯ構造をつくる際の
スリットの埋め込みにリフロー可能なシリコン酸化膜を
用いるようにしたので、リソグラフィを用いずにスリッ
トに一致するようにセルフアラインしたキャップ酸化膜
を形成することが可能である。
スリットの埋め込みにリフロー可能なシリコン酸化膜を
用いるようにしたので、リソグラフィを用いずにスリッ
トに一致するようにセルフアラインしたキャップ酸化膜
を形成することが可能である。
【００１１】
【実施例】以下に、本発明の実施例について図面を参照
して詳しく説明する。図１（ａ） 〜（ｅ） は、本発
明の実施例の工程を示す図であり、従来例と同一部材は
同一符号を付している。■ まずギャップ形成につい
ては、図１（ａ） に示すように、基板１上にパッド酸
化膜２を約１５０ Å程度の厚さに形成してから、シリ
コン窒化膜（Ｓｉ３Ｎ４ 膜）３を２５００Å程度の厚
さに堆積し、その分離領域にフォトリソによってたとえ
ば０．５ μｍ の一定の幅を有する溝４をエッチング
し、さらにシリコン窒化膜３の上にＣＶＤ法で２０００
Å程度の厚さの酸化膜９をシリコン窒化膜３の面に対し
て等距離に形成させる。これによって幅０．１μｍ 程
度のギャップ１０が形成される。■ ついでスリット
の形成については、図１（ｂ） に示すように、シリコ
ン窒化膜３上の酸化膜９をエッチバックするとともに、
シリコン窒化膜３をマスクとしてギャップ１０の底面を
ＲＩＥにより、シリコンを選択的にエッチングする条件
の下でその幅に従ってエッチングすることにより、基板
１に深さが ０．４μｍ 程度で幅が ０．１μｍ 程
度のスリット１１を形成する。■ さらにスリットの
埋め込みについては、図１（ｃ） に示すように、基板
１からシリコン窒化膜３をはく離した後、スリット１１
内に２００ Å程度の熱酸化膜１２を形成し、その上に
ＣＶＤ法でＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｏｘｙ Ｓｉ
ｌａｎｅ ）あるいはＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐｅ
ｄ Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
などのシリコン酸化膜１３をおよそ１０００Åの厚さに
堆積してスリット１１内を埋め込む。■ そして、図
１（ｄ） に示すように、酸化膜１３をたとえば温度９
５０ ℃，時間３０分くらいの高温熱処理によりリフロ
ーを行い、さらに酸化膜１３をエッチバックしてシリコ
ン窒化膜３の表面を露出させる。■ 最後にキャップ
酸化膜の形成については、図１（ｅ） に示すように、
シリコン窒化膜３をエッチングしてから、分離領域にキ
ャップ酸化膜１５を形成した後、このキャップ酸化膜１
５を介してボロンをたとえば１５０ＫｅＶの高電圧でイ
オン注入し、スリット１１の側壁に沿って深いチャネル
ストッパのボロン層１６を形成し、さらにパッド酸化膜
２をエッチングする。
して詳しく説明する。図１（ａ） 〜（ｅ） は、本発
明の実施例の工程を示す図であり、従来例と同一部材は
同一符号を付している。■ まずギャップ形成につい
ては、図１（ａ） に示すように、基板１上にパッド酸
化膜２を約１５０ Å程度の厚さに形成してから、シリ
コン窒化膜（Ｓｉ３Ｎ４ 膜）３を２５００Å程度の厚
さに堆積し、その分離領域にフォトリソによってたとえ
ば０．５ μｍ の一定の幅を有する溝４をエッチング
し、さらにシリコン窒化膜３の上にＣＶＤ法で２０００
Å程度の厚さの酸化膜９をシリコン窒化膜３の面に対し
て等距離に形成させる。これによって幅０．１μｍ 程
度のギャップ１０が形成される。■ ついでスリット
の形成については、図１（ｂ） に示すように、シリコ
ン窒化膜３上の酸化膜９をエッチバックするとともに、
シリコン窒化膜３をマスクとしてギャップ１０の底面を
ＲＩＥにより、シリコンを選択的にエッチングする条件
の下でその幅に従ってエッチングすることにより、基板
１に深さが ０．４μｍ 程度で幅が ０．１μｍ 程
度のスリット１１を形成する。■ さらにスリットの
埋め込みについては、図１（ｃ） に示すように、基板
１からシリコン窒化膜３をはく離した後、スリット１１
内に２００ Å程度の熱酸化膜１２を形成し、その上に
ＣＶＤ法でＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｏｘｙ Ｓｉ
ｌａｎｅ ）あるいはＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐｅ
ｄ Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
などのシリコン酸化膜１３をおよそ１０００Åの厚さに
堆積してスリット１１内を埋め込む。■ そして、図
１（ｄ） に示すように、酸化膜１３をたとえば温度９
５０ ℃，時間３０分くらいの高温熱処理によりリフロ
ーを行い、さらに酸化膜１３をエッチバックしてシリコ
ン窒化膜３の表面を露出させる。■ 最後にキャップ
酸化膜の形成については、図１（ｅ） に示すように、
シリコン窒化膜３をエッチングしてから、分離領域にキ
ャップ酸化膜１５を形成した後、このキャップ酸化膜１
５を介してボロンをたとえば１５０ＫｅＶの高電圧でイ
オン注入し、スリット１１の側壁に沿って深いチャネル
ストッパのボロン層１６を形成し、さらにパッド酸化膜
２をエッチングする。
【００１２】このようにして、上記５ステップによって
ＴＳＯ構造の分離領域を形成したのち、引き続き素子領
域に通常の工程により素子を形成する。なお、上記実施
例のステップ■において溝４のエッチングにフォトリソ
を用いるとして説明したが、本発明はこれに限定される
ものではなく、前記従来例のように電子ビームリソグラ
フィを用いても同様の作用効果を有することは言うまで
もない。
ＴＳＯ構造の分離領域を形成したのち、引き続き素子領
域に通常の工程により素子を形成する。なお、上記実施
例のステップ■において溝４のエッチングにフォトリソ
を用いるとして説明したが、本発明はこれに限定される
ものではなく、前記従来例のように電子ビームリソグラ
フィを用いても同様の作用効果を有することは言うまで
もない。
【００１３】
【発明の効果】以上説明したように本発明によれば、Ｔ
ＳＯ構造をつくる際のスリットの埋め込みにリフロー可
能なＴＥＯＳあるいはＢＰＳＧなどの酸化膜を用いるよ
うにして、キャップ酸化膜をスリットとセルフアライン
するように形成し得るので、■リソグラフィ回数を減ら
すことにより工程数を少なくすることが可能、■アライ
メントずれを無くすることによる品質の向上、■分離幅
をリソグラフィに規制されずに微小幅とすることが可能
、などのすぐれた効果を奏するものである。
ＳＯ構造をつくる際のスリットの埋め込みにリフロー可
能なＴＥＯＳあるいはＢＰＳＧなどの酸化膜を用いるよ
うにして、キャップ酸化膜をスリットとセルフアライン
するように形成し得るので、■リソグラフィ回数を減ら
すことにより工程数を少なくすることが可能、■アライ
メントずれを無くすることによる品質の向上、■分離幅
をリソグラフィに規制されずに微小幅とすることが可能
、などのすぐれた効果を奏するものである。
【図１】本発明の実施例の工程を示す図である。
【図２】トレンチ分離法の従来例の工程を示す図である
。
。
【図３】ＴＳＯ構造素子分離法の従来例の工程を示す図
である。
である。
１ 基板
２ パット酸化膜
３ シリコン窒化膜
４ 溝
９ 酸化膜
１０ ギャップ
１１ スリット
１２ 熱酸化膜
１３ 酸化膜
１５ キャップ酸化膜
１６ ボロン層
Claims (1)
- 【請求項１】 基板上にシリコン窒化膜をパター
ニング後、酸化膜を堆積して後の工程でスリットとなる
部分に相当するギャップを形成する工程と、前記酸化膜
をエッチバックした後、前記ギャップ底部をエッチング
してスリットを形成する工程と、前記スリット内を熱酸
化した後、その上にリフロー可能なシリコン酸化膜を堆
積し、ついでこの酸化膜をエッチバックして前記シリコ
ン窒化膜を露出させる工程と、前記シリコン窒化膜をエ
ッチングして前記基板上に素子分離領域として作用する
キャップ酸化膜を形成する工程と、からなることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8807491A JPH04320354A (ja) | 1991-04-19 | 1991-04-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8807491A JPH04320354A (ja) | 1991-04-19 | 1991-04-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04320354A true JPH04320354A (ja) | 1992-11-11 |
Family
ID=13932714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8807491A Pending JPH04320354A (ja) | 1991-04-19 | 1991-04-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04320354A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464388B1 (ko) * | 1997-07-15 | 2005-02-28 | 삼성전자주식회사 | 반도체장치의트렌치소자분리형성방법 |
| KR100484884B1 (ko) * | 2002-09-18 | 2005-04-22 | 동부아남반도체 주식회사 | 에스티아이 공정에서의 리키지 방지방법 |
| US6890833B2 (en) * | 2003-03-26 | 2005-05-10 | Infineon Technologies Ag | Trench isolation employing a doped oxide trench fill |
-
1991
- 1991-04-19 JP JP8807491A patent/JPH04320354A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464388B1 (ko) * | 1997-07-15 | 2005-02-28 | 삼성전자주식회사 | 반도체장치의트렌치소자분리형성방법 |
| KR100484884B1 (ko) * | 2002-09-18 | 2005-04-22 | 동부아남반도체 주식회사 | 에스티아이 공정에서의 리키지 방지방법 |
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