JP5636152B2 - 混合マイクロテクノロジー構造を製造する方法、およびそれによって得られる構造 - Google Patents
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Description
上に示すように、特に、表面下での基板の酸化によって、または複数の層または基板の結合(実際は、直接結合)によって、混合または部分的SOIを生成するための異なる技術が存在する。
SIMOX(酸素埋め込みによる分離)処理は、SOI基板の製造においてその容易性で知られている。SOI基板を得るため、極めて高い分量の酸素がシリコンウェーハ(または基板)の「上側」表面の下に注入され、その後、組合せは高温で焼鈍されて、酸素が埋め込まれた領域を二酸化シリコンSiO2に転換させる。
直接結合によって混合構造を製造する原理は、特に、上記WO−2004/059711だけでなく、そのプレアンブルが様々な知られている解決法を記載しているUS5691231、またはMuvavi、BevottiおよびVignolaによる「Smart Power ICs」内のY. Sugawaraによる「Dielectric Isolation Technologies and Power ICs」の章に記載されている。
−この混合層と同じレベル、上、下に異なる材料を配置することが可能であること
−異なる厚さを管理することが可能であること(より詳細には、薄い層を得ることが可能であること)
−同じ基板上で同時にマイクロおよびミリメータパターンを生成することが可能であること。
キャビティが、犠牲層の反対側にある予備層の面からこの予備層内でリソグラフィ的に中空化されるステップであって、これらのキャビティは犠牲層まで延びているステップと、
これらのキャビティは第2のパターンを形成し、混合表面を得るように第2の材料で充填されるステップであって、この予備層は前記混合層になっているステップと、
この混合表面上に、平坦化材料の層が形成されるステップと、この平坦化材料の層が連続平面を有するように研磨されるステップと、
第4の材料の支持基板がこの予備層に組み付けされ、前記平坦化層で覆われたステップであって、その支持基板は平坦化層の連続平面に直接結合された表面を有するステップ
によって、第1の材料で形成された連続予備層とを含む出発基板から生成されている。
a)例えば、(有利には、単結晶材料、例えばシリコンで形成された)予備層1と(これ自体が、犠牲層と同じ側に、絶縁層3を含むことができる、例えば酸化物でできている)出発基板の間に配置された窒化物でできている犠牲層2を含む将来の要件に適応された基板の製造ステップであって、犠牲層2は有利には、予備層1とのインターフェイスに、その層に対するエッチング選択性を有することができ、同様に有利には出発基板とのインターフェイスに、その基板に対するエッチング選択性を有することができるステップと、
b)所定の領域1A、1B、1Cとして知られる予備層の領域を離れる、犠牲層2までの予備層1のリソグラフィおよび選択エッチングステップと、
c)有利には絶縁材料、例えば酸化シリコンで、少なくともこれらの領域の表面のレベルまで所定の領域1A、1B、1Cの間に配置された表面領域を充填剤層5で充填するステップと、
d)犠牲層2上の混合層15から離れる、少なくとも所定の領域1A、1B、1Cまで充填剤層5の表面を研磨するステップと、
e)混合層15上への、例えば多結晶シリコンまたは金属でできている有利には非絶縁性である薄い平坦化層6の被着、およびその層6の平坦化(CMP)ステップと、
f)支持基板と呼ばれる(例えば、シリコンでできている)第2のウェーハ7を平坦化層6に結合させるステップと、
g)出発基板と犠牲層2を取り除き、混合層15の一面を曝すステップと、
h)混合層15の曝した面上に(例えば、シリコンでできている)カバー層と呼ばれる薄い層9Bを転写するステップと
を含んでいる。
この詳細な例では、このステップは、埋め込まれた酸化物層と薄いシリコンフィルムの間に窒化物層(犠牲層)を含むSOIタイプの基板を生成することを目的としている。窒化シリコン(Si3N4)の堆積物2が、有利には単結晶シリコンでできている、バルクシリコン予備基板上に生成される(ここでは、上部に配置されており、その一部1が見える)。この窒化物層は、残りの処理で犠牲層として働く。いくつかの蒸着技術が、この目的で知られている(LPCVD、CVDなど)。本応用例に関する場合、LPCVD(低圧化学蒸着)が最も適切であるとして好まれる。予備基板はその後、気体種またはイオンによる注入が行なわれて、このウェーハ内に薄い予備層1を画定する埋め込まれた弱い領域を生成する。注入状態は、窒化物層の厚さに応じて、およびシリコンの所要の厚さに応じて変化し、注入量は数1016から数1017原子/cm2まで、例えば30keVから200keVまでのエネルギーで変化する。別の方法では、犠牲層の蒸着前に注入ステップまで進むことが可能である。
それ自体よく知られているこのステップの間、感光樹脂(図示せず)が基板上(図1で得られた上側表面上)に広がっている。この樹脂はその後、適当な機器を使用して、所望のパターンまたは設計を含むマスクを通して露光される。樹脂の展開後、化学および/またはドライエッチング(例えば、プラズマ補助エッチング)が、予備層1の材料、この例ではシリコンを、犠牲層2の窒化シリコンに対して選択的にエッチングする。例えばTMAH(テトラメチルアンモニウムハイドロキサイド)溶液中のエッチングを使用することもできる。実際、TMAH溶液中のエッチング速度は、窒化シリコンに対して2nm/分であり、(結晶方位<1 0 0>で)シリコンに対して0.4から0.5μm/分まで変化する。シリコン、有利には単結晶シリコンの所定の領域1A、1B、1Cは、このようにして得られる。
全ての知られている蒸着技術をここで検討することができる。
予め蒸着させる材料に応じて、適当な研磨条件を適用することができる。研磨は、少なくとも領域1A、1Bおよび1Cが曝されるまで行なわれる。
レベルの差を有する、図4によって示されたステップの終わりに得られる研磨表面は、あらゆる適当な知られている技術によって平坦化層6で覆われている。これは有利には、例えば、CVDまたはLPCVDによって得ることができる多結晶シリコンの層、または蒸着またはスパッタリング技術によって得られる金属層であってもよい。標準的な研磨処理はその後、結合(次のステップ)に適合可能にするように、この均質ポリシリコン(多結晶シリコン)層、または金属層に適用される。
支持基板と呼ばれる追加のウェーハ7、例えばシリコンウェーハの図5からのアセンブリへの組み付けは、組み付けられる表面を準備する任意の予備ステップ(CMP研磨ステップ、および特に表面を化学的に活性化させるための、適当な知られている化学溶液内での洗浄ステップを含む可能性がある)の後に、直接結合によって得ることができる。
以下の技術を含む、この目的に対するいくつかの解決法が可能である。
例えばシリコンでできているカバー層9Bはその後、曝された混合表面の上に転写することができる。
カバー層9Bと接触した反対側の混合層の面で行なわれる、混合領域、例えばSi/SiO2領域の研磨は、絶縁パターン5とカバー層9Bの間の結合の質に影響を与えない。したがって、研磨条件は、酸化物領域5の厚さおよび寸法の全範囲にわたって同じままである可能性がある。
1A、1B、1C 領域
2 犠牲層
3 絶縁層
5 充填剤層
6 平坦化層
7 ウェーハ
9 シリコンウェーハ
9A 領域
9B 層
15 混合層
Claims (30)
- マイクロテクノロジー構造を製造する方法であって、
a)犠牲層(2)を含む仮の基板を生成し、
b)前記犠牲層(2)上に、電気的に非絶縁性である第1の材料(1A、1B、1C)の第1のパターンと、前記第1の材料とは異なる、電気的に絶縁性である第2の材料(5)の第2のパターンとを少なくとも含む混合層(15、15’、15”)を形成し、これらの第1および第2のパターンは、前記犠牲層に隣接しており、
c)前記犠牲層を、前記混合層の混合表面を露出させるように選択エッチングによって取り除き、その混合表面には、第1のパターンの前記犠牲層側の表面および第2のパターンの前記犠牲層側の表面が含まれ、
d)前記混合表面上に、直接結合によって電気的に非絶縁性である第3の材料の連続カバー層(9B、9B’、9B”)を生成し、
前記連続カバー層を生成するステップが、
d1)前記混合表面上に結合されることとなる表面を有する、前記第3の材料のカバーウェーハ(9)を提供するステップと、
d2)互いに直接結合される表面を形成するステップと、
d3)前記カバーウェーハ(9)の表面を、接着剤を介さずに前記混合表面上に直接結合するステップと
を含む、方法。 - 前記第1および第2の材料の少なくとも一方が、単結晶であることを特徴とする、請求項1に記載の方法。
- 前記第1のパターンの第1の材料および前記連続カバー層の第3の材料が、同じ元素を含んでいることを特徴とする、請求項1または2に記載の方法。
- 前記同じ元素が、シリコンであることを特徴とする、請求項3に記載の方法。
- 前記連続カバー層および前記第1のパターンが、異なるドーピングを含んでいることを特徴とする、請求項1から4のいずれか一項に記載の方法。
- 前記第2のパターンが、酸化物でできていることを特徴とする、請求項1から5のいずれか一項に記載の方法。
- 前記第2のパターンが、前記第1のパターンに含まれている元素の酸化物を含んでいることを特徴とする、請求項6に記載の方法。
- 前記酸化物が、シリコンの酸化物であることを特徴とする、請求項7に記載の方法。
- 前記犠牲層が、窒化物であることを特徴とする、請求項1から8のいずれか一項に記載の方法。
- 前記犠牲層および前記第2のパターンがそれぞれ、前記混合層の第1のパターンが含む同じ元素の窒化物および酸化物を含んでいることを特徴とする、請求項8に記載の方法。
- 前記カバー層が、前記第1のパターンと同じ材料でできていることを特徴とする、請求項1から10のいずれか一項に記載の方法。
- 前記第1のパターンが、シリコンでできていることを特徴とする、請求項1から11のいずれか一項に記載の方法。
- 前記混合表面上に前記連続カバー層を生成する前に、その混合表面またはその連続カバー層上に絶縁インターフェイス層が形成されることを特徴とする、請求項1から12のいずれか一項に記載の方法。
- 前記絶縁インターフェイス層が、前記連続カバー層の表面酸化によって形成されることを特徴とする、請求項13に記載の方法。
- 前記絶縁インターフェイス層および前記第2のパターンが、同じ元素の酸化物でできていることを特徴とする、請求項13または14に記載の方法。
- 前記第1のパターンが、シリコンでできており、
前記絶縁インターフェイス層および前記第2のパターンが、シリコンの酸化物でできていることを特徴とする、請求項15に記載の方法。 - 少なくとも第1の材料(1A、1B、1C)の第1のパターンと、第1の材料とは異なる第2の材料(5)の第2のパターンとを含む混合層(15、15’、15”)を、前記犠牲層(2)上に形成するステップが、
前記犠牲層(2)上に、前記第1の材料から形成された連続予備層(1)を形成し、
前記連続予備層に前記連続予備層の表面から前記犠牲層まで延びるキャビティを形成して、前記第1のパターンを形成し、
前記キャビティに前記第2の材料を充填して、前記第2のパターン(5)を形成することで、前記混合層を形成することによって行われ、
当該方法がさらに、
前記混合層上に、平坦化材料の層(6)を形成するステップと、
前記平坦化材料の層(6)を、これが連続平面を有するように研磨するステップと、
第4の材料の支持基板(7、7’、7”)を、前記平坦化層(6)で覆われた前記混合層に組み付けるステップと
を含むことを特徴とする、請求項1から16のいずれか一項に記載の方法。 - 前記仮の基板がさらに、中間支持基板(4)を備えていることを特徴とする、請求項17に記載の方法。
- 前記仮の基板がさらに、中間支持基板と犠牲層との間に絶縁層を備えていることを特徴とする、請求項18に記載の方法。
- 前記絶縁層が、中間支持基板の元素の酸化物であることを特徴とする、請求項19に記載の方法。
- 前記中間支持基板内に、前記犠牲層と平行な層に沿って弱い層(9A)を形成するように、気体種またはイオンをこの中間支持基板に注入することを特徴とする、請求項18から20のいずれか一項に記載の方法。
- 直接結合によって支持基板(7、7’、7”)を予備層に組み付けた後、前記中間支持基板を弱い層に沿って分離させることを特徴とする、請求項21に記載の方法。
- 前記連続予備層(1)が、前記犠牲層に対して予備基板を結合し、前記予備基板を弱い層に沿って分離することによって得られることを特徴とする、請求項17から22のいずれか一項に記載の方法。
- 前記キャビティが、蒸着によって充填されることを特徴とする、請求項17から23のいずれか一項に記載の方法。
- 前記犠牲層とは反対側の混合表面が、前記キャビティに第2の材料を充填した後、前記キャビティの間で前記予備層の一部を露出させるように前記第2の材料を研磨することによって得られることを特徴とする、請求項17から24のいずれか一項に記載の方法。
- 前記平坦化層(6)が、前記第1のパターンが含んでいる材料の多結晶層であることを特徴とする、請求項17から25のいずれか一項に記載の方法。
- 前記多結晶層が、蒸気の形態で被着されることを特徴とする、請求項26に記載の方法。
- 前記平坦化層(6)が、金属層であることを特徴とする、請求項17から25のいずれか一項に記載の方法。
- 前記金属層が、蒸着またはスパッタリングまたは気相蒸着技術によって被着されることを特徴とする、請求項28に記載の方法。
- 前記第4の材料の支持基板が、前記第1のパターンが含む材料でできていることを特徴とする、請求項17から29のいずれか一項に記載の方法。
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US8525264B1 (en) | 2012-07-30 | 2013-09-03 | International Busines Machines Corporation | Photonic modulator with a semiconductor contact |
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WO2016129019A1 (ja) * | 2015-02-09 | 2016-08-18 | 新日鐵住金株式会社 | プラグの製造方法 |
US9496128B1 (en) | 2015-10-15 | 2016-11-15 | International Business Machines Corporation | Controlled spalling utilizing vaporizable release layers |
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US20190064061A1 (en) * | 2017-08-26 | 2019-02-28 | Innovative Micro Technology | Gas sensor using vcsel |
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Family Cites Families (15)
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---|---|---|---|---|
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US6191007B1 (en) * | 1997-04-28 | 2001-02-20 | Denso Corporation | Method for manufacturing a semiconductor substrate |
JP5121103B2 (ja) * | 2000-09-14 | 2013-01-16 | 株式会社半導体エネルギー研究所 | 半導体装置、半導体装置の作製方法及び電気器具 |
US7535100B2 (en) * | 2002-07-12 | 2009-05-19 | The United States Of America As Represented By The Secretary Of The Navy | Wafer bonding of thinned electronic materials and circuits to high performance substrates |
JP2004103855A (ja) * | 2002-09-10 | 2004-04-02 | Canon Inc | 基板及びその製造方法 |
JP2004103946A (ja) * | 2002-09-11 | 2004-04-02 | Canon Inc | 基板及びその製造方法 |
JP2004111634A (ja) * | 2002-09-18 | 2004-04-08 | Nec Micro Systems Ltd | 半導体装置および半導体装置の製造方法 |
US6818548B2 (en) * | 2002-10-29 | 2004-11-16 | Intel Corporation | Fast ramp anneal for hillock suppression in copper-containing structures |
JP2004349513A (ja) * | 2003-05-22 | 2004-12-09 | Seiko Epson Corp | 薄膜回路装置及びその製造方法、並びに電気光学装置、電子機器 |
JP4481632B2 (ja) * | 2003-12-19 | 2010-06-16 | 株式会社半導体エネルギー研究所 | 薄膜集積回路 |
WO2005083775A1 (en) * | 2004-02-19 | 2005-09-09 | International Business Machines Corporation | FORMATION OF PATTERNED SILICON-ON-INSULATOR (SOI)/SILICON-ON-NOTHING (SON) COMPOSITE STRUCTURE BY POROUS Si ENGINEERING |
WO2005119781A1 (en) * | 2004-06-02 | 2005-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Laminating system |
JP5072210B2 (ja) * | 2004-10-05 | 2012-11-14 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
FR2876220B1 (fr) * | 2004-10-06 | 2007-09-28 | Commissariat Energie Atomique | Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees. |
JP5072217B2 (ja) * | 2004-11-22 | 2012-11-14 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
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