CN117637606A - 半导体结构及其制备方法、晶圆、芯片制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 49
- 238000002360 preparation method Methods 0.000 title abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 167
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 167
- 239000010703 silicon Substances 0.000 claims abstract description 167
- 239000000758 substrate Substances 0.000 claims abstract description 98
- 239000002210 silicon-based material Substances 0.000 claims abstract description 88
- 238000005530 etching Methods 0.000 claims abstract description 62
- 239000010410 layer Substances 0.000 claims description 290
- 238000000034 method Methods 0.000 claims description 104
- 238000005498 polishing Methods 0.000 claims description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 238000000227 grinding Methods 0.000 claims description 13
- 239000002346 layers by function Substances 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 238000000708 deep reactive-ion etching Methods 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 6
- 238000000407 epitaxy Methods 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000007517 polishing process Methods 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 241000724291 Tobacco streak virus Species 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 244000025254 Cannabis sativa Species 0.000 description 2
- 208000012868 Overgrowth Diseases 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000009623 Bosch process Methods 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Abstract
本发明提供了一种半导体结构及其制备方法、晶圆、芯片制造方法，其中，半导体结构的制备方法包括：提供SOI衬底，所述SOI衬底包括层叠设置的硅衬底、埋氧层和顶部硅层；刻蚀所述顶部硅层和所述埋氧层，以形成对应目标通孔区的第一孔洞，所述第一孔洞在厚度方向上贯穿所述顶部硅层和所述埋氧层；在所述第一孔洞内形成硅材料层；对所述硅材料层和所述硅衬底进行刻蚀处理，以形成第二孔洞。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构及其制备方法、晶圆、芯片制造方法。
背景技术
通孔加工是“硅通孔”(Through Silicon Via，TSV)技术的核心，常用技术中通孔的加工技术主要包括三种：干法刻蚀、湿法刻蚀以及激光打孔。其中干法刻蚀具有速度快、方向性好、控制性强等优点成为通孔制造的最常用方法。对于传统硅衬底而言，基于Bosch工艺的深反应离子刻蚀(Deep Reaction Ion Etch，DRIE)通孔加工技术已经十分成熟。然而，基于SOI衬底的通孔刻蚀技术发展却相对较慢。
由于埋氧层的存在，SOI衬底与传统硅衬底的电学特性存在很大差异。SOI衬底在通孔刻蚀(DRIE)过程中“顶层硅/埋氧层/衬底硅”将形成类似电容的三层结构，该结构将对刻蚀过程产生影响，导致SOI衬底的通孔出现“长草”、“缩口”、“屋檐”等一系列缺陷问题，而且通孔的侧壁垂直度、刻蚀均匀性等性能也将下降，这些问题最终将导致SOI衬底的TSV工艺可靠性大大下降。
发明内容
为了克服现有技术的不足，本发明的目的在于提供一种半导体结构及其制备方法、晶圆、芯片制造方法。
本发明的目的采用以下技术方案实现：
根据本发明的一方面，提供一种半导体结构的制备方法，所述方法包括：
提供SOI衬底，所述SOI衬底包括层叠设置的硅衬底、埋氧层和顶部硅层；
刻蚀所述顶部硅层和所述埋氧层，以形成对应目标通孔区的第一孔洞，所述第一孔洞在厚度方向上贯穿所述顶部硅层和所述埋氧层；
在所述第一孔洞内形成硅材料层；
对所述硅材料层和所述硅衬底进行刻蚀处理，以形成第二孔洞。
可选地，所述对所述硅材料层和所述硅衬底进行刻蚀处理，以形成第二孔洞的方法包括：
在所述顶部硅层上形成覆盖所述顶部硅层的第一掩膜层，并对所述第一掩膜层进行图案化处理，以形成对应目标通孔区的第一开口；
所述对所述硅材料层和所述硅衬底进行刻蚀处理，包括：通过所述第一开口处采用深反应离子刻蚀工艺刻蚀所述硅材料层和所述硅衬底，以形成所述第二孔洞。
进一步地所述第一孔洞的开口尺寸大于所述第二孔洞的开口尺寸。
进一步地，所述在所述第一孔洞内形成硅材料层的方法包括：
在所述第一孔洞内通过外延形成所述硅材料层，并使所述硅材料层覆盖于所述顶部硅层的表面。
进一步地，所述方法还包括：
采用CMP工艺对所述硅材料层的表面进行研磨处理，以露出所述顶部硅层的背离所述硅衬底的一侧表面。
进一步地，所述方法还包括：
在形成所述第一孔洞之前，在所述顶部硅层上形成覆盖所述顶部硅层的研磨停止层；
形成第一孔洞还包括：刻蚀所述研磨停止层，以在厚度方向上贯穿所述研磨停止层。
在一些实施方式中，所述采用CMP工艺对所述硅材料层的表面进行研磨处理，以露出所述顶部硅层的背离所述硅衬底的一侧表面包括：
采用第一CMP工艺，并基于第一研磨速率比对所述硅材料层和所述研磨停止层二者进行研磨处理，以去除覆盖于所述顶部硅层的所述硅材料层和所述研磨停止层。
在一些实施方式中，所述采用CMP工艺对所述硅材料层的表面进行研磨处理，以露出所述顶部硅层的背离所述硅衬底的一侧表面包括：
采用第二CMP工艺，并基于第二研磨速率比对所述硅材料层进行研磨处理，并研磨停止于所述研磨停止层的背离所述硅衬底的一侧表面；
采用湿法刻蚀工艺去除覆盖在所述顶部硅层上的所述研磨停止层。
进一步地，所述研磨停止层的材质包括氧化硅或者氮化硅。
可选地，所述刻蚀所述顶部硅层和所述埋氧层，以形成对应目标通孔区的第一孔洞的方法包括：
在所述顶部硅层上形成覆盖所述顶部硅层的第二掩膜层，并对所述第二掩膜层进行图案化处理，以形成对应目标通孔区的第二开口；
通过所述第二开口处刻蚀所述顶部硅层和所述埋氧层，以形成所述第一孔洞。
进一步地，所述方法还包括：利用所述顶部硅层制造半导体器件功能层，包括：在所述第一孔洞内形成硅材料层之后，制造所述半导体器件功能层。
进一步地，所述方法还包括：利用所述顶部硅层制造半导体器件功能层，包括：在所述第一孔洞内形成硅材料层之后，以及在形成所述第二孔洞之前，制造所述半导体器件功能层。
根据本发明的又一方面，还提供一种半导体结构，其由前述的任一实施方式中的半导体结构的制备方法制备。
根据本发明的另一方面，还提供一种晶圆，包括：
SOI衬底，所述SOI衬底包括层叠设置的硅衬底、埋氧层和顶部硅层；
第一孔洞，设置于所述SOI衬底中，所述第一孔洞在厚度方向上贯穿所述顶部硅层和所述埋氧层；以及
硅材料层，设置于所述第一孔洞中。
根据本发明的另一方面，还提供一种芯片制造方法，其包括前述的晶圆，并且刻蚀所述顶部硅以形成波导。
本发明提供的半导体结构及其制备方法、晶圆、芯片制造方法，可以优化SOI衬底中开孔工艺，优化TSV的形成工艺。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施方式。
图1是根据本发明实施例的半导体结构的制备方法的流程图。
图2-图8是根据本发明一实施例提供的半导体结构的制备方法的制造工序示意图。
图9A是根据本发明一实施例提供的半导体结构的在第二孔洞内填充导电材料形成导电连接柱的结构示意图。
图9B是根据本发明一实施例提供的半导体结构的在导电连接柱露出的两侧制造导电连接层。
图10是根据本发明又一实施例提供的半导体结构的制备方法的制备研磨停止层的制造工序示意图。
图11是根据本发明又一实施例提供的半导体结构的制备方法的制备第二开口的制造工序示意图。
图12是根据本发明又一实施例提供的半导体结构的制备方法的形成第一孔洞的制造工序示意图。
图13是根据本发明又一实施例提供的半导体结构的制备方法的在第一孔洞内外延形成硅材料层的制造工序示意图。
图14是根据本发明又一实施例提供的半导体结构的制备方法的去除硅材料层以露出研磨停止层的背离硅衬底一侧表面的制造工序示意图。
具体实施方式
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。本文中芯片的含义可以包括裸芯片。在涉及方法步骤时，本文图示的先后顺序代表了一种示例性的方案，但不表示对先后顺序的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
由于SOI衬底的特殊结构，其顶部硅层和硅衬底之间相当于存在一个介电层，形成类似电容结构；在通孔刻蚀过程中，比如一些电荷积累和一些电荷分布的问题，它就会导致通孔内容易出现“长草”、“缩口”、“屋檐”等一系列缺陷问题；此外，对较厚的氧化层刻蚀，可能是不利的。为此，本发明实施例提出了一种半导体结构的制备方法及半导体结构，可以有效提高通孔的侧壁垂直度、刻蚀均匀性等性能，最终提高SOI衬底TSV工艺的可靠性。
为使本发明的目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1是根据本发明实施例的半导体结构的制备方法的流程图。所述方法包括：
S10，提供SOI衬底，所述SOI衬底包括层叠设置的硅衬底、埋氧层和顶部硅层；
S20，刻蚀所述顶部硅层和所述埋氧层，以形成对应目标通孔区的第一孔洞，所述第一孔洞在厚度方向上贯穿所述顶部硅层和所述埋氧层；
S30，在所述第一孔洞内形成硅材料层；
S40，对所述硅材料层和所述硅衬底进行刻蚀处理，以形成第二孔洞。图2-图8是根据本发明一实施例提供的半导体结构的制备方法的制造工序示意图。
以下将结合图2-图8对本发明实施例进行详细说明。
在步骤S10中，示例性地，请参考图2所示，提供SOI(Silicon-On-Insulator)衬底100，也称之为绝缘体上的硅，所述SOI衬底100在厚度方向上包括层叠设置的硅衬底110、埋氧层120和顶部硅层130。
在步骤S20中，如图3-图4所示，刻蚀所述顶部硅层130和所述埋氧层120，以形成对应目标通孔区的第一孔洞101，所述第一孔洞101在厚度方向上贯穿所述顶部硅层130和所述埋氧层120。其中，示例性地，目标通孔区为TSV所在区域。
示例性地，如图3所示，在一些实施方式中，刻蚀所述顶部硅层和所述埋氧层，以形成对应目标通孔区的第一孔洞的方法包括：在所述顶部硅层130上形成覆盖所述顶部硅层130的第二掩膜层140，并对所述第二掩膜层140进行图案化处理，以形成对应目标通孔区的第二开口141；通过所述第二开口141处刻蚀所述顶部硅层130和所述埋氧层120，以形成所述第一孔洞101。具体地，可通过所述第二开口141处采用干法刻蚀的工艺刻蚀所述顶部硅层130和所述埋氧层120，例如，可使用碳氟气体参与干法刻蚀的离子反应，从而提高第一孔洞101的侧壁的垂直度、刻蚀均匀性等性能。
在步骤S30中，在所述第一孔洞内形成硅材料层。利用了硅材料层填充第一孔洞，有利于通过刻蚀硅材料层及硅衬底而形成开孔，使SOI衬底形成开孔过程与Si衬底的通孔刻蚀过程基本一致。在后续刻蚀时，可以优化SOI衬底中开孔工艺，优化TSV的形成工艺。
示例性地，如图5所示，所述在所述第一孔洞内形成硅材料层的方法包括：在所述第一孔洞101内通过外延形成所述硅材料层150，并使所述硅材料层150覆盖于所述顶部硅层130的表面。具体地，采用过生长的方式，以确保外延硅材料层150完全填充所述第一孔洞101。
如图6所示，然后采用硅化学机械抛光(CMP工艺)，对所述硅材料层的表面进行研磨处理，将位于顶部硅层130表面的硅材料层150去除，以露出所述顶部硅130层的背离所述硅衬底110的一侧表面。
在步骤S40中，对所述硅材料层和所述硅衬底进行刻蚀处理，以形成第二孔洞。
示例性地，如图7所示，所述对所述硅材料层和所述硅衬底进行刻蚀处理，以形成第二孔洞的方法包括：在所述顶部硅层130上形成覆盖所述顶部硅层130的第一掩膜层210，并对所述第一掩膜层210进行图案化处理，以形成对应目标通孔区的第一开口211。
进一步地，如图8所示，所述对所述硅材料层150和所述硅衬底110进行刻蚀处理，包括：通过所述第一开口211处采用深反应离子刻蚀工艺刻蚀所述硅材料层150和所述硅衬底110，以形成所述第二孔洞201。应理解，在实际制造工艺中，此步骤中形成的第二孔洞201在厚度方向上贯穿硅材料层150，但还没有在厚度方向上完全贯穿硅衬底110，以便于后续在第二孔洞201内填充导电材料，以形成导电通孔的结构。
需要说明的是，在本申请实施例中，第一开口211的截面尺寸应设置为小于在第一孔洞101的内径，使得后续经由第一开口211处对第一孔洞101内的硅材料层150进行刻蚀的时候不会将第一孔洞101内的硅材料层全部刻蚀去除。
进一步地，在本申请实施例中，所述第一孔洞101的开口尺寸大于所述第二孔洞201的开口尺寸。也即，第一孔洞的开口尺寸设计得比目标通孔区的开口的尺寸稍微大一些，由于硅材料层的存在，顶部硅层130与所述硅衬底110做了一定的连接，使得在第二孔洞201附近的局部无法再形成类似电容结构，从而消除刻蚀过程中由顶层硅、埋氧层和衬底硅形成的类电容效应，使SOI衬底的通孔刻蚀过程与Si衬底的通孔刻蚀过程基本一致，进而可以通过目前成熟的DRIE工艺实现SOI衬底的通孔刻蚀。
采用本发明实施例提供的技术方案，旨在利用硅材料层取代SOI衬底的目标通孔区的顶层硅和埋氧层，在SOI衬底的通孔形成过程中，由于硅材料层可以连接顶层硅和衬底硅，从而消除刻蚀过程中由顶层硅、埋氧层和衬底硅形成的类电容效应，在形成通孔的关键刻蚀过程中可以等效为对硅的刻蚀，使SOI衬底的通孔刻蚀过程与Si衬底的通孔刻蚀过程基本一致，此外，还可以通过目前成熟的DRIE工艺实现SOI衬底的通孔刻蚀。
可选地，在一些实施方式中，所述方法还包括：利用所述顶部硅层130制造半导体器件功能层，包括：在所述第一孔洞101内形成硅材料层150之后，制造所述半导体器件功能层。
示例性地，可对顶部硅层130进行图形化、沉积、掺杂等工艺形成光子集成电路芯片的一部分，具体地，基于顶部硅层130的一部分区域刻蚀形成器件波导等。
可选地，在一些实施方式中，所述方法还包括：利用所述顶部硅层130制造半导体器件功能层，包括：在所述第一孔洞101内形成硅材料层150之后，以及在形成所述第二孔洞201之前，制造所述半导体器件功能层。
示例性地，可对顶部硅层130进行图形化、沉积、掺杂等工艺形成光子集成电路芯片的一部分，具体地，基于顶部硅层130的一部分区域刻蚀形成器件波导等。
实施例二
图10是根据本发明又一实施例提供的半导体结构的制备方法的制备研磨停止层的制造工序示意图。
如图10所示，相比于实施例一，在本实施例中，为了防止在对外延形成的硅材料层150进行硅化学研磨的时候造成顶部硅层130表面的损伤，因此，在形成第一孔洞101的工艺步骤之前，在所述顶部硅层130上形成覆盖所述顶部硅层130的研磨停止层133；所以，在对目标通孔区进行刻蚀以形成第一孔洞的过程中，除了刻蚀顶部硅层130和埋氧层120，还需要将对应目标通孔区的研磨停止层133在其厚度方向上进行贯穿，以形成第一孔洞。
可选地，在本发明实施例中，可以通过热氧化的方法形成研磨停止层133，所述研磨停止层133的材质包括热氧化硅层(Thermal Silicon Oxide)。具体地，在形成第一孔洞101的工艺步骤之前，可在顶部硅层130的表面通过热氧化工艺形成一层10～15nm(例如11nm、12nm)厚的二氧化硅材料，该二氧化硅材料可以作为热氧化硅层，作为外延硅材料层的CMP工艺的研磨停止层133。该热氧化硅层一方面会作为CMP工艺的研磨停止层，另一方面将作为后续硅光芯片制造工艺过程中的衬垫氧化层(Pad Oxide)。
具体地，如图13-图14所示，在形成第二孔洞201的工艺步骤之前，可采用CMP工艺对所述硅材料层150的表面进行研磨处理，以露出所述研磨停止层133的背离所述硅衬底的一侧表面。该CMP工艺要求外延硅相比于热氧化硅层的研磨速率比较大(例如大于5:1)，从而停止于热氧化硅层表面。保持热氧化硅层的厚度基本不变，在后续光器件制造工艺中作为衬垫氧化层(Pad oxide)。
除了通过热氧化的方法形成研磨停止层133，在一些实施方式中，可选地，也可以通过沉积的方式形成所述研磨停止层133，所述研磨停止层133的材质包括氧化硅或者氮化硅。具体地，在形成第一孔洞101的工艺步骤之前，可在顶部硅层130的表面事先沉积一层氧化硅(SiO2)层，作为外延硅材料层的CMP工艺的研磨停止层133。
示例性地，如图11所示，在所述研磨停止层133上形成覆盖所述研磨停止层133的第二掩膜层140，并对所述第二掩膜层140进行图案化处理，以形成对应目标通孔区的第二开口141。其中，示例性地，目标通孔区为TSV所在区域。
如图12所示，通过所述第二开口141处刻蚀所述研磨停止层133、所述顶部硅层130和所述埋氧层120，以形成所述第一孔洞101。具体地，可通过所述第二开口141处采用干法刻蚀的工艺刻蚀所述研磨停止层133、所述顶部硅层130和所述埋氧层120，例如，可使用碳氟气体参与干法刻蚀的离子反应，从而提高第一孔洞101的侧壁的垂直度、刻蚀均匀性等性能。
如图13所示，在所述第一孔洞101内通过外延形成所述硅材料层150，并使所述硅材料层150覆盖于所述研磨停止层133的表面。具体地，采用过生长的方式，以确保外延硅材料层150完全填充所述第一孔洞101。
在一些实施方式中，所述采用CMP工艺对所述硅材料层的表面进行研磨处理，以露出所述顶部硅层的背离所述硅衬底的一侧表面包括：
采用第一CMP工艺，并基于第一研磨速率比对所述硅材料层150和所述研磨停止层133二者进行研磨处理，以去除覆盖于所述顶部硅层130的所述硅材料层150和所述研磨停止层133。
示例性地，在本实施例中，该第一CMP工艺需分两步：第一步，去除外延硅层(将外延硅层和研磨停止层133之间的研磨速率设置的足够大以很好的停在研磨停止层133表面)；第二步，去除研磨停止层(研磨停止层与顶层硅之间研磨速率足够大以很好的停在顶层硅表面)。
在另一些实施方式中，所述采用CMP工艺对所述硅材料层的表面进行研磨处理，以露出所述顶部硅层的背离所述硅衬底的一侧表面的步骤可以包括两个子步骤：
第一子步骤，采用第二CMP工艺，并基于第二研磨速率比对所述硅材料层进行研磨处理，并研磨停止于所述研磨停止层133的背离所述硅衬底110的一侧表面；
第二子步骤，采用湿法刻蚀工艺去除覆盖在所述顶部硅层130上的所述研磨停止层133。
需要说明的是，采用第二CMP工艺的目的仅为了去除覆盖于所述顶部硅层130上方的硅材料层150，而无需刻蚀去除研磨停止层133，因此，可将不同材料之间的研磨速率比调节的差异较大一些，例如，第二研磨速率比为所述硅材料层150与所述研磨停止层133的研磨速率比大于或者等于4：1，以选择性地去除所述硅材料层150，随后的第二子步骤，通过湿法刻蚀将研磨停止层133去除，该步骤在去除研磨停止层133的同时几乎不影响顶层硅(刻蚀选择比＞10：1)。
在本实施例中，通过两个子步骤，分别去除覆盖在所述顶部硅层上的硅材料层和所述研磨停止层133，并且在第二子步骤中，采用溶液刻蚀的方式，可以将不同材料之间的选择比做得非常高，而且能够避免第二CMP工艺研磨损伤到所述顶部硅层130，从而很好得保护了顶部硅层130的界面。
示例性地，继续参考图7所示，在所述顶部硅层130上形成覆盖所述顶部硅层130的第一掩膜层210，并对所述第一掩膜层210进行图案化处理，以形成对应目标通孔区的第一开口211。
进一步地，继续参考图8所示，对所述硅材料层150和所述硅衬底110进行刻蚀处理，包括：通过所述第一开口211处采用深反应离子刻蚀工艺刻蚀所述硅材料层150和所述硅衬底110，以形成所述第二孔洞201。应理解，在实际制造工艺中，此步骤中形成的第二孔洞201在厚度方向上贯穿所述硅材料层150，还没有在厚度方向上完全贯穿硅衬底110。
进一步地，如图9A所示，在第二孔洞201内填充导电材料，以形成导电连接柱300，例如，通过铜、钨、多晶硅等导电物质的填充，实现硅通孔的垂直电气互连。然后如图9B所示，对硅衬底的背面进行减薄处理，以暴露导电连接柱300，还包括在减薄后的SOI衬底100的两侧制造导电连接层301的步骤。
示例性地，第一开口211的截面尺寸设置为小于在第一孔洞101的内径，使得后续经由第一开口211处对第一孔洞101内的硅材料层150进行刻蚀的时候不会将第一孔洞101内的硅材料层全部刻蚀去除。
根据本发明的另一方面，还提供一种半导体结构，其前述任一实施例的半导体结构的制备方法制备。
根据本发明的另一方面，还提供一种晶圆，包括：
SOI衬底，所述SOI衬底包括层叠设置的硅衬底、埋氧层和顶部硅层；
第一孔洞，设置于所述SOI衬底中，所述第一孔洞在厚度方向上贯穿所述顶部硅层和所述埋氧层；以及硅材料层，设置于所述第一孔洞中。
具有这种结构的晶圆，通过将硅材料层设置于所述第一孔洞中，可以有利于后续刻蚀形成开孔，并进一步用于例如形成TSV。
根据本发明的另一方面，还提供一种芯片制造方法，其包括提供前述的晶圆，并且刻蚀所述顶部硅以形成波导。
上述结构的晶圆被提供给半导体工厂，可以有利于其与现有成熟通孔加工工艺的整合，例如，使SOI衬底的通孔刻蚀过程与Si衬底的通孔刻蚀过程基本一致，进而可以通过目前成熟的DRIE工艺实现SOI衬底的通孔刻蚀。进一步地，可以有利于包含波导的光子集成电路的制造。
由上述内容可知，本发明实施例提供的半导体结构及其制备方法、晶圆、芯片制造方法，其中，半导体结构的制备方法包括：提供SOI衬底，所述SOI衬底包括层叠设置的硅衬底、埋氧层和顶部硅层；刻蚀所述顶部硅层和所述埋氧层，以形成对应目标通孔区的第一孔洞，所述第一孔洞在厚度方向上贯穿所述顶部硅层和所述埋氧层；在所述第一孔洞内形成硅材料层；对所述硅材料层和所述硅衬底进行刻蚀处理，以形成第二孔洞。利用硅材料层取代SOI衬底的目标通孔区的顶层硅和埋氧层，使得在SOI衬底的通孔刻蚀过程中，通过通孔(孔洞)侧壁的硅材料层连接顶层硅和衬底硅，从而有效提高通孔的侧壁垂直度、刻蚀均匀性等性能，最终提高SOI衬底TSV工艺的可靠性。可以优化SOI衬底中开孔工艺，优化TSV的形成工艺。
上文仅为本发明的较佳实施例而已，并非用来限定本发明实施的范围，凡依本发明权利要求范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的权利要求范围内。
Claims (15)
1.一种半导体结构的制备方法，其特征在于，所述方法包括：
提供SOI衬底，所述SOI衬底包括层叠设置的硅衬底、埋氧层和顶部硅层；
刻蚀所述顶部硅层和所述埋氧层，以形成对应目标通孔区的第一孔洞，所述第一孔洞在厚度方向上贯穿所述顶部硅层和所述埋氧层；
在所述第一孔洞内形成硅材料层；
对所述硅材料层和所述硅衬底进行刻蚀处理，以形成第二孔洞。
2.如权利要求1所述的半导体结构的制备方法，其特征在于，所述对所述硅材料层和所述硅衬底进行刻蚀处理，以形成第二孔洞的方法包括：
在所述顶部硅层上形成覆盖所述顶部硅层的第一掩膜层，并对所述第一掩膜层进行图案化处理，以形成对应目标通孔区的第一开口；
所述对所述硅材料层和所述硅衬底进行刻蚀处理，包括：通过所述第一开口处采用深反应离子刻蚀工艺刻蚀所述硅材料层和所述硅衬底，以形成所述第二孔洞。
3.如权利要求1所述的半导体结构的制备方法，其特征在于，
所述第一孔洞的开口尺寸大于所述第二孔洞的开口尺寸。
4.如权利要求1所述的半导体结构的制备方法，其特征在于，所述在所述第一孔洞内形成硅材料层的方法包括：
在所述第一孔洞内通过外延形成所述硅材料层，并使所述硅材料层覆盖于所述顶部硅层的表面。
5.如权利要求4所述的半导体结构的制备方法，其特征在于，所述方法还包括：
采用CMP工艺对所述硅材料层的表面进行研磨处理，以露出所述顶部硅层的背离所述硅衬底的一侧表面。
6.如权利要求5所述的半导体结构的制备方法，其特征在于，所述方法还包括：
在形成所述第一孔洞之前，在所述顶部硅层上形成覆盖所述顶部硅层的研磨停止层；
形成第一孔洞还包括：刻蚀所述研磨停止层，以在厚度方向上贯穿所述研磨停止层。
7.如权利要求6所述的半导体结构的制备方法，其特征在于，所述采用CMP工艺对所述硅材料层的表面进行研磨处理，以露出所述顶部硅层的背离所述硅衬底的一侧表面包括：
采用第一CMP工艺，并基于第一研磨速率比对所述硅材料层和所述研磨停止层二者进行研磨处理，以去除覆盖于所述顶部硅层的所述硅材料层和所述研磨停止层。
8.如权利要求6所述的半导体结构的制备方法，其特征在于，所述采用CMP工艺对所述硅材料层的表面进行研磨处理，以露出所述顶部硅层的背离所述硅衬底的一侧表面包括：
采用第二CMP工艺，并基于第二研磨速率比对所述硅材料层进行研磨处理，并研磨停止于所述研磨停止层的背离所述硅衬底的一侧表面；
采用湿法刻蚀工艺去除覆盖在所述顶部硅层上的所述研磨停止层。
9.如权利要求6所述的半导体结构的制备方法，其特征在于，
所述研磨停止层的材质包括氧化硅或者氮化硅。
10.如权利要求1所述的半导体结构的制备方法，其特征在于，所述刻蚀所述顶部硅层和所述埋氧层，以形成对应目标通孔区的第一孔洞的方法包括：
在所述顶部硅层上形成覆盖所述顶部硅层的第二掩膜层，并对所述第二掩膜层进行图案化处理，以形成对应目标通孔区的第二开口；
通过所述第二开口处刻蚀所述顶部硅层和所述埋氧层，以形成所述第一孔洞。
11.如权利要求1所述的半导体结构的制备方法，其特征在于，所述方法还包括：
利用所述顶部硅层制造半导体器件功能层，包括：在所述第一孔洞内形成硅材料层之后，制造所述半导体器件功能层。
12.如权利要求1所述的半导体结构的制备方法，其特征在于，所述方法还包括：
利用所述顶部硅层制造半导体器件功能层，包括：在所述第一孔洞内形成硅材料层之后，以及在形成所述第二孔洞之前，制造所述半导体器件功能层。
13.一种半导体结构，其特征在于，其由如权利要求1-12中任意一项所述的半导体结构的制备方法制备。
14.一种晶圆，其特征在于，包括：
SOI衬底，所述SOI衬底包括层叠设置的硅衬底、埋氧层和顶部硅层；
第一孔洞，设置于所述SOI衬底中，所述第一孔洞在厚度方向上贯穿所述顶部硅层和所述埋氧层；以及
硅材料层，设置于所述第一孔洞中。
15.一种芯片制造方法，其特征在于，包括提供如权利要求14所述的晶圆；
刻蚀所述顶部硅以形成波导。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202311636152.6A CN117637606A (zh) | 2023-11-30 | 2023-11-30 | 半导体结构及其制备方法、晶圆、芯片制造方法 |
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Country Status (1)
| Country | Link |
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| CN (1) | CN117637606A (zh) |
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