WO2012071763A1 - 用于集成电路的衬底及其形成方法 - Google Patents

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substrate
layer
dielectric
bulk
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钟汇才
梁擎擎
尹海洲
骆志炯
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中国科学院微电子研究所
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    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76267—Vertical isolation by silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
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    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material

Definitions

  • the present invention relates to the field of integrated circuit fabrication, and more particularly to a substrate for an integrated circuit and a method of fabricating the same. Background technique
  • FIGS 4a-d illustrate a prior art method for fabricating an SOI substrate. This method uses a silicon wafer to fabricate a SOI substrate, requiring two silicon wafers per SOI substrate.
  • Figures 5a-d illustrate another method of fabricating an SOI substrate that utilizes Smart Cut technology to increase silicon wafer utilization.
  • Figure 6 shows the formation of an STI on an SOI substrate to achieve complete isolation of the device.
  • the method of forming the S 01 substrate in the prior art is complicated and expensive due to the large number of silicon wafers, which greatly limits the wide application of the SOI substrate in the integrated circuit industry. Therefore, a technique is needed to replace the existing SOI substrate manufacturing method to simplify the process and reduce the cost. Summary of the invention
  • the method of the present invention achieves the same device isolation as the SOI substrate by introducing a raw process stream that forms shallow trench isolation (STI) onto the bulk material.
  • STI shallow trench isolation
  • the present invention uses inexpensive bulk materials, which reduces the cost, and the substrate forming method of the present invention is based on a shallow trench isolation process flow, so that the process flow required to achieve complete isolation of the device is greatly simplified.
  • a substrate manufacturing method includes the steps of: forming a hard mask layer on a bulk silicon material; etching the hard mask layer and the bulk silicon material to form a first portion of at least one trench, the first portion being for Implementing shallow trench isolation; forming a dielectric film on sidewalls of the trench; further etching the bulk silicon material such that the trench is deepened to form a second portion of the trench; complete oxidation or nitridation Between the second portions of the trench and the
  • Another method of manufacturing a substrate according to the present invention includes the steps of: forming a hard mask layer on a bulk silicon material on which a gallium nitride layer or a silicon carbide layer is formed; etching the hard mask layer and the gallium nitride layer or a silicon carbide layer to form a first portion of at least one trench, the first portion penetrating the gallium nitride layer or silicon carbide layer and for achieving shallow trench isolation; forming a dielectric film on sidewalls of the trench; Etching the bulk silicon material such that the trench is deepened to form a second portion of the trench; completely oxidizing or nitriding between the second portions of the trench and the second portion of the trench a portion of the bulk silicon material between the outer sides of the bulk silicon material; filling a dielectric material in the first and second portions of the trench; and removing the hard mask layer.
  • a substrate comprises the steps of: a first portion of the bulk semiconductor material of trenches, the first portion implemented with shallow trench isolation;: forming a dielectric film on the sidewall of the trench; Further etching the bulk silicon material such that the trench is deepened to form a second portion of the trench; completely insulating the second portion between the second portion and the second and second portions of the trench Part of filling the dielectric material; and removing the stone mask layer.
  • the present invention also provides a substrate for an integrated circuit, the substrate comprising: a bulk semiconductor material substrate; a dielectric layer on the bulk semiconductor material substrate; located in the dielectric material; 'at least two trenches Each of the two trenches has a second portion and a second portion, the first portion being located in the semiconductor layer for forming shallow trench isolation, dielectric: layer: by oxidation or Forming two portions of the bulk semiconductor material substrate; and the first portion and the second portion of the trench are filled with the same dielectric material, and another substrate according to the present invention includes: bulk silicon a dielectric layer on the bulk silicon substrate; a semiconductor layer on the dielectric layer, the semiconductor layer being formed of silicon carbide or gallium nitride; at least one trench, each of the at least one trench One having a first portion extending through the semiconductor layer for forming shallow trench isolation, and a second portion being disposed in the dielectric layer and extending through the dielectric layer, wherein The dielectric layer is formed by oxidizing or nitriding a portion of the
  • FIGS. 1 a-d show schematic views of a substrate in accordance with various embodiments of the present invention.
  • FIGS. 2a-h show top views of a process flow for fabricating a substrate for an integrated circuit in accordance with one embodiment of the present invention
  • Figs. 3a-h respectively show cross sections taken along line AA of Figs. 2a-h. schematic diagram.
  • FIG. 4a-d illustrate a prior art method of forming an SOI substrate, wherein FIG. 4a shows the oxidation of two silicon wafers, and FIG. 4b shows the bonding of two oxidized silicon wafers. 4c shows the grinding of the upper silicon wafer, and Fig. 4d shows the SOI substrate completed after annealing and polishing.
  • Figures 5a-d illustrate another method of forming an SOI substrate in the prior art, wherein Figure 5a shows the oxidation of two silicon wafers and Figure 5b shows the bonding of the oxidized silicon wafers. 5c shows the cutting of a portion of the upper silicon wafer for fabrication of another SOI substrate using smart dicing techniques, and Figure 5d shows the SOI substrate after annealing and polishing.
  • Fig. 6 schematically shows a structure in which shallow trench isolation is formed on an SOI substrate. detailed description
  • the substrate 100a includes a bulk semiconductor material substrate 1, a dielectric layer 2 on the bulk semiconductor material substrate 1, and a first semiconductor layer 3 on the dielectric layer 2, wherein the dielectric layer 2 It is formed by oxidizing or nitriding a part of the bulk semiconductor material substrate 1.
  • the substrate 100a further includes a trench 4 having a first portion located within the bulk semiconductor substrate 1 and a second portion located within the dielectric layer 2, the first semiconductor layer 3 between the trenches 4 The part is the area where the device is to be formed.
  • the trench 4 is filled with a dielectric material 5 which is different from the material of the dielectric layer 2.
  • the first semiconductor layer 3 and the bulk semiconductor material substrate 1 are formed of the same material, for example, by Si Or GaN or the like is formed.
  • the dielectric layer 2 is, for example, silicon oxide or silicon nitride
  • the dielectric material 5 may be formed, for example, of silicon oxide, silicon nitride, stress silicon nitride, or a combination thereof.
  • the first portion of the trench 4 has a depth of 1 Onm-l OOOnm, and the second portion of the trench 4 has a depth of lOnm-100 nm.
  • Figure 1b shows a substrate 100b according to another embodiment of the present invention, which is bonded to the substrate
  • the difference of 100a is only that the side wall of the second portion of the groove 4 has a " ⁇ " shape.
  • Figure lc shows a substrate 100c in accordance with yet another embodiment of the present invention.
  • the substrate is different from the substrate shown in FIG. 1a only in that there is a second semiconductor layer 3 over the first semiconductor layer 3, and the second semiconductor layer 3 can be made of SiGe, GaAs, GaAlN, GaN, SiC. Or a III-V ternary mixed crystal semiconductor (for example, GaxInl-xAs, AlxInl-xSb, etc.) is formed for forming a device based on these materials.
  • the present invention also provides another substrate 100d. As shown in FIG. 1d, the substrate 100d differs from the substrate shown in FIG. 1b only in that it has a second semiconductor over the first semiconductor layer 3.
  • the semiconductor layer 3 may be a GaN or SiC layer. Although in Fig. 1c and Id, there is a second semiconductor layer 3 formed of, for example, a GaN or SiC layer over the first semiconductor layer 3, the second semiconductor layer 3 may be actually used instead of the entire first semiconductor layer 3.
  • FIGS. 3a-h respectively show cross sections taken along line AA of FIGS. 2a-h. schematic diagram.
  • a first hard mask layer 12 and a second hard mask layer 13 are formed on the bulk silicon material substrate 100.
  • the first hard mask layer 12 may be formed using SiO 2
  • the second hard mask layer 13 may be formed using Si 3 N 4 .
  • the number or material of the hard mask layer is not limited to the one described above, and those skilled in the art can select a suitable number of layers and materials as needed.
  • the bulk silicon material substrate 100 is illustrated as a square in Fig. 2a, it should be understood that the shape of the substrate 100 is not limited thereto, but may be any shape.
  • a first portion of trench 4 is formed in substrate 100 by photolithography and dry or wet etching, the first portion being used for shallow trench isolation, as shown in Figures 2b and 3b.
  • the first portion may have a depth dl of 10-1000 nm.
  • the sidewalls of the trenches 4 are perpendicular to the surface of the substrate, in other embodiments the sidewalls of the trenches 4 may have a small slope.
  • the number of the grooves 4 is not limited and may be any desired number.
  • a dielectric film 15, such as Si ⁇ 2 or Si 3 N 4 is conformally deposited over the sidewalls of the trench 4, the exposed substrate surface, and the second hard mask layer 13. Pass The dielectric film 15 on the bottom of the trench 4 and the second hard mask layer 13 is removed by selective dry etching so that the dielectric film 15 remains only on the sidewalls of the trench 4 (as shown in Figures 2d and 3d).
  • the present invention is not limited thereto, and in fact, the dielectric film 15 on the bottom surface of the trench 4 is removed as long as the dielectric film 15 on the side wall of the trench 4 is left.
  • the thickness of the dielectric film 15 can be selected to be 3 to 50 nm.
  • the bulk silicon material substrate 100 may be further etched using dry or wet etching, such that the trench 4 is deepened to form a second portion of the trench 4, and the second portion of the trench 4 has a depth d2 of 10 nm to 1000 nm.
  • the shape of the second portion can be any desired shape.
  • selective wet chemical etching is used, the sidewalls of the second portion formed are in the shape of a " ⁇ " shape, as shown in Figure 3e, forming such a " ⁇ " shaped sidewall
  • the side walls of the second portion may also be perpendicular to the surface of the substrate or slightly inclined.
  • the etch may be isotropic or anisotropic.
  • the formation of the " ⁇ "-shaped groove may be such that for a substrate having a crystal plane orientation of ⁇ 100>, if etching is performed by an etching solution such as TMAH or KOH, a corrosion sidewall along the ⁇ 1 1 1 ⁇ crystal plane is obtained. This forms a " ⁇ " shaped groove.
  • a high temperature or low temperature oxidation, or a high temperature or low temperature nitridation process is performed on the substrate to completely oxidize or nitride the portion 10 of the bulk silicon material substrate 100 below the region 17 where the device is to be formed, i.e., The portion 10 of the bulk silicon material substrate is formed of silicon oxide or silicon nitride.
  • the oxidation or nitridation process can be accomplished using a plasma or a normal oxidation process. Although the oxidation or nitridation process is illustrated as an example, those skilled in the art can select any suitable method to completely insulate the substrate material under the region 17 where the device is to be formed, depending on the material of the substrate 100.
  • a dielectric material such as silicon oxide, silicon nitride, stress silicon nitride, or the like or a combination thereof is filled in the first portion and the second portion of the trench 4.
  • Surface flattening was performed using a chemical mechanical polishing (CMP) method after filling the dielectric material to obtain a structure as shown in Fig. 3g.
  • CMP chemical mechanical polishing
  • the dielectric film 15 on the sidewalls of the trenches 4 can be removed by dry or wet etching prior to filling the dielectric material.
  • the first hard mask layer 12 and the second hard mask layer 13 are stripped to obtain a substrate as shown in Fig. 3h. Thereafter, the desired device can be formed in the region 17 as needed.
  • the present invention is not limited to application to a silicon material, and the present invention can also be applied to other semiconductor materials (for example, SiGe, GaAs, GaAlN, GaN).
  • IC manufacturing process of SiC or III-V ternary mixed crystal semiconductors such as GaxInl-xAs and AlxInl-xSb.
  • a GaN bulk material can be used in place of the silicon body material described above.
  • another semiconductor layer is previously formed on the bulk silicon material substrate 100, such as a SiGe, GaAs, GaAlN, GaN, SiC or ⁇ -V ternary mixed crystal semiconductor (for example, GaxInl-xAs , Aklnl-xSb) is formed, and then the process flow as shown in FIGS. 3a-3h is performed, that is, in the step shown in FIG. 3a, hard mask layers 12, 13 are formed over the other semiconductor layer, in FIG. 3b
  • the hard mask layers 12, 13, the other semiconductor layer, and the bulk silicon material substrate are etched to form the first portion of the trench 4, and the subsequent process steps are the same as in Figures 3c-3h, This is no longer exhaustive.
  • integrated circuits in the sense of the present invention also include integrated optoelectronic circuits containing optoelectronic devices such as light emitting diodes.

Description

用于集成电路的衬底及其形成方法 技术领域
' 本发明涉及集成电路制造领域， 尤其涉及用于集成电路的村底及 其制造方法。 背景技术
在集成电路制造工艺中， 常常使用绝缘体上硅（SOI )衬底结合浅 沟槽隔离 （STI )来实现器件之间的完全隔离。 附图 4a-d示出了一种现 有技术中用于制造 SOI衬底的方法。 该方法使用硅晶片来制造 SOI村 底，形成每个 SOI衬底需要两个硅晶片。图 5a-d示出了另一种制造 SOI 衬底的方法， 该方法利用智能切割 （Smart Cut ) 技术提高了硅晶片的 利用率。 图 6示出了在 SOI衬底上形成 STI以实现器件的完全隔离。 现有技术中形成 S 01衬底的方法复杂且由于使用硅晶片数量多而昂贵， 这大大限制了 SOI衬底在集成电路工业中的广泛应用。 因此， 需要一 种技术来代替现有 SOI衬底制造方法， 以简化工艺和降低成本。 发明内容
本发明的目的是提供一种全新的方法来制造用于集成电路的衬 底。 本发明的方法通过在体材料上引入形成浅沟道隔离 （STI ) 的原始 工艺流， 实现了与 SOI衬底相同的器件隔离效果。
与现有技术相比， 本发明使用廉价的体材料， 降低了成本， 并且 本发明的衬底形成方法基于浅沟槽隔离工艺流， 使得实现器件完全隔 离所需的工艺流程大大简化。
根据本发明的一种衬底制造方法包括步骤： 在体硅材料上形成硬 掩膜层; 蚀刻该硬掩膜层以及该体硅材料以形成至少一个沟槽的第一 部分， 该第一部分用于实现浅沟槽隔离； 在所述沟槽的侧壁上形成电 介质膜； 进一步蚀刻所述体硅材料， 使得所述沟槽加深从而形成所述 沟槽的第二部分； 完全氧化或氮化所述沟槽的第二部分之间以及所述
^所述〉;槽的第二及第二部分中填充介电材料； 以及除去所述硬掩膜 层。 . 根据本发明的另一种村底制造方法包括步骤： 在形成了氮化镓层 或碳化硅层的体硅材料上形成硬掩膜层； 蚀刻该硬掩膜层以及该氮化 镓层或碳化硅层以形成至少一个沟槽的第一部分， 该第一部分贯穿所 述氮化镓层或碳化硅层并且用于实现浅沟槽隔离； 在所述沟槽的侧壁 上形成电介质膜； 进一步蚀刻所述体硅材料， 使得所述沟槽加深从而 形成所述沟槽的第二部分； 完全氧化或氮化所述沟槽的第二部分之间 以及所述沟槽的第二部分与所述体硅材料的外侧之间的所述体硅材料 的部分； 在所述沟槽的第一及第二部分中填充介电材料； 以及除去所 述硬掩膜层。
根据本发明的又一种制造衬底的方法包括步骤： 在体半导体材料 个沟槽的第一部分， 该第一部分用 实现浅沟槽隔离； :在所述沟槽的 侧壁上形成电介质膜； 进一步蚀刻所述体硅材料， 使得所述沟槽加深 从而形成所述沟槽的第二部分； 完全绝缘化所述第二部分之间以及所 分 Γ在所述 ^槽的第二及第二部分中填充介电材料； 以及除去所述石 掩膜层。
本发明还提供一种用于集成电路的村底， 该衬底包括： 体半导体 材料衬底； 位于该体半导体材料衬底上的电介质层； 位于所述电介质 料形成;' 至少二个沟槽，、 所述至;一个沟槽中的每二个具有第二部分 和第二部分， 所述第一部分位于所述半导体层中用于形成浅沟槽隔离， 电介:层^:通过氧化或氮化所述体半导 材料衬底的二部分而形成 的； 并且所述沟槽的第一部分和第二部分中填充有同样的电介质材料， 根据本发明的另一种衬底包括： 体硅衬底； 位于该体硅衬底上的 电介质层； 位于所述电介质层上的半导体层， 该半导体层由碳化硅或 氮化镓形成； 至少一个沟槽， 所述至少一个沟槽中的每一个具有第一 部分和第二部分， 所述第一部分贯穿所述半导体层用于形成浅沟槽隔 离， 所述第二部分位于所述电介质层中并且贯穿所述电介质层， 其中 所述电介质层是通过氧化或氮化所述体硅衬底的一部分而形成的； 并 且其中所述沟槽的第一部分和第二部分中填充有同样的电介质， 该电 介质不同于形成所述电介质层的材料。 附图说明
图 1 a-d示出了根据本发明不同实施例的衬底的示意图。
图 2a-h示出了根据本发明的一个实施例制造用于集成电路的村底 的工艺流程的俯视图， 图 3a-h分别示出了沿图 2a-h中的 AA，线截取的 横截面示意图。
图 4a-d示出了现有技术中形成 SOI衬底的方法， 其中， 图 4a示出 了氧化两个硅晶片， 图 4b示出了将氧化后的两个硅晶片键合在一起， 图 4c示出了对上层硅晶片进行研磨， 图 4d示出了经退火和抛光后完 成的 SOI村底。
图 5a-d示出了现有技术中另一种形成 SOI衬底的方法， 其中图 5a 示出了氧化两个硅晶片， 图 5b示出了将氧化后的硅晶片键合在一起， 图 5c示出了利用智能切割技术将上层硅晶片的一部分切割以用于制造 另一 SOI衬底， 图 5d示出了经退火和抛光后完成的 SOI衬底。
图 6示意性地示出了在 SOI衬底上形成浅沟槽隔离后的结构。 具体实施方式
为了使本发明提供的技术方案更加清楚和明白， 以下参照附图并 结合具体实施例， 对本发明进行更详细的描述。 附图是示意性的， 并 不一定按比例绘制， 贯穿附图相同的附图标记表示相同的部分。
图 la和 b分别示出了根据本发明实施例的衬底的剖面图。如图 la 所示， 衬底 100a包括体半导体材料衬底 1， 位于该体半导体材料衬底 1上的电介质层 2， 以及位于电介质层 2上的第一半导体层 3 , 其中所 述电介质层 2是通过氧化或氮化所述体半导体材料衬底 1 的一部分而 形成的。 该衬底 100a还包括沟槽 4, 沟槽 4具有位于所述体半导体衬 底 1 内的第一部分以及位于所述电介质层 2 内的第二部分， 沟槽 4之 间的第一半导体层 3 的部分是要形成器件的区域。 沟槽 4 内填充有电 介质材料 5 , 该电介质材料 5不同于所述电介质层 2的材料。 所述第一 半导体层 3与所述体半导体材料衬底 1 由相同的材料形成， 例如由 Si 或 GaN等形成。 在使用 Si材料的情况下， 所述电介质层 2例如是氧化 硅或氮化硅， 所述电介质材料 5 例如可以由氧化硅、 氮化硅、 应力氮 化硅或其组合形成。沟槽 4的所述第一部分具有 l Onm-l OOOnm的深度， 沟槽 4的所述第二部分具有 lOnm-lOOnm的深度。
图 lb 示出了根据本发明另一实施例的衬底 100b, 其与上述衬底
100a的不同之处仅在于沟槽 4的第二部分的侧壁具有 "∑" 形状。
图 lc示出了根据本发明又一个实施例的衬底 100c。该村底与图 l a 所示的衬底的不同之处仅在于在第一半导体层 3 上方具有第二半导体 层 3，， 该第二半导体层 3，可以由 SiGe、 GaAs、 GaAlN、 GaN、 SiC或 III-V族三元混晶半导体 （例如， GaxInl -xAs, AlxInl-xSb等） 形成， 以用于形成基于这些材料的器件。 类似地， 本发明还提供另一种衬底 100d, 如图 Id中所示， 该衬底 100d与图 lb所示的衬底的不同之处仅 在于在第一半导体层 3上方具有第二半导体层 3，， 该半导体层 3，可以 是 GaN或 SiC层。 尽管在图 lc和 Id中， 在第一半导体层 3上方具有 由例如 GaN或 SiC层形成的第二半导体层 3，， 但是实际上可以用第二 半导体层 3，代替整个第一半导体层 3。
图 2a-h示出了根据本发明的一个实施例制造用于集成电路的衬底 的工艺流程的俯视图， 图 3a-h分别示出了沿图 2a-h中的 AA，线截取的 横截面示意图。
首先， 如图 2a和 3a所示， 在体硅材料衬底 100上形成第一硬掩膜 层 12和第二硬掩膜层 13。 第一硬掩膜层 12可以使用 Si02形成， 第二 硬掩膜层 13可以使用 Si3N4形成。 硬掩膜层的数量或材料并不限于上 面描述的情况， 本领域技术人员可以根据需要选择合适的层数及材料。 此外， 尽管在图 2a中将体硅材料村底 100示为方形， 然而， 应当理解， 衬底 100的形状并不限于此， 而是可以是任何形状。
接下来， 利用光刻以及干法或湿法蚀刻在衬底 100 中形成沟槽 4 的第一部分， 该第一部分用于浅沟槽隔离， 如图 2b和 3b 中所示。 该 第一部分的深度 dl可以为 10-1000nm。 虽然在所示的实施例中， 沟槽 4的侧壁垂直于衬底表面， 然而， 在其它实施例中沟槽 4的侧壁可以有 小的倾斜。 此外， 沟槽 4的数量并不受限制， 可以是任何所需的数量。
随后， 如图 2c和 3c所示， 在沟槽 4的侧壁、 暴露的衬底表面以及 第二硬掩膜层 13上共形地沉积电介质薄膜 15， 例如 Si〇2或 Si3N4。 通 过选择性干法蚀刻除去沟槽 4底部以及第二硬掩膜层 13上的电介质薄 膜 15 , 使得电介质薄膜 15仅保留在沟槽 4的侧壁上（如图 2d和 3d所 示） 。 然而， 本发明不限于此， 事实上只要保留沟槽 4 的侧壁上的电 介质薄膜 15而除去沟槽 4底部上的电介质薄膜 15即可。 电介质薄膜 15的厚度可选择为 3-50nm。
接下来， 可以选择使用干法或湿法蚀刻进一步蚀刻体硅材料衬底 100, 使得沟槽 4加深， 形成沟槽 4的第二部分， 沟槽 4的第二部分的 深度 d2为 10nm-1000nm。 该第二部分的形状可以是任何所需的形状。 例如， 在一个优选实施例中， 使用选择性湿法化学蚀刻， 所形成的第 二部分的侧壁的形状是 "∑" 形， 如图 3e所示， 形成这种 "∑" 形的 侧壁的好处是在后续的工艺步骤中更容易将沟槽的第二部分之间以及 沟槽的第二部分与体半导体材料的外侧之间的半导体材料氧化或氮 化。 当然， 该第二部分的侧壁也可以垂直于衬底表面或略微倾斜。 取 决于该第二部分的形状， 蚀刻可以是各向同性或各向异性的。
"∑" 形沟槽的形成可以是这样的， 对于晶面取向为<100〉衬底， 如果通过 TMAH或 KOH等腐蚀液进行腐蚀， 则将得到沿 { 1 1 1 }晶面的 腐蚀侧壁， 这样就形成了 "∑" 形沟槽。
接下来， 以 "∑" 形的第二部分为例来描述进一步的工艺步骤。 如图 2f和 3f所示， 对衬底执行高温或低温氧化， 或者高温或低温氮化 过程，以完全氧化或氮化要形成器件的区域 17下方的体硅材料衬底 100 的部分 10， 即， 体硅材料衬底的部分 10形成为氧化硅或者氮化硅。 该 氧化或氮化过程可以使用等离子体或正常的氧化工艺来实现。 尽管以 氧化或氮化过程作为实例进行说明， 但是本领域技术人员可以根据衬 底 100的材料， 选择任何合适的方法来使得要形成器件的区域 17下方 的衬底材料完全绝缘化。
接下来， 在沟槽 4 的第一部分及第二部分中填充介电材料， 例如 氧化硅、 氮化硅、 应力氮化硅等等或其组合。 在填充介电材料之后使 用化学机械抛光（CMP ) 方法进行表面平坦化， 得到了如图 3g所示的 结构。 作为备选实施例， 可以在填充介电材料之前通过干法或湿法蚀 刻除去沟槽 4的侧壁上的电介质薄膜 15。
最后， 将第一硬掩膜层 12和第二硬掩膜层 13剥离， 以得到如图 3h所示的衬底。 之后， 可以按照需要， 在区域 17中形成所需的器件。 尽管以上结合体硅材料描述了本发明的形成衬底的方法， 然而， 本发明并仅不限于应用于硅材料， 本发明还可以应用于采用其它半导 体材料 （例如， SiGe、 GaAs、 GaAlN、 GaN、 SiC 或诸如 GaxInl-xAs 和 AlxInl-xSb的 III-V族三元混晶半导体）的 IC制造工艺。 举例而言， 可以使用 GaN体材料代替上面所述的硅体材料。 或者， 例如， 在体硅 材料衬底 100上预先形成另一半导体层，该另一半导体层例如由 SiGe、 GaAs、 GaAlN、 GaN、 SiC或 ΠΙ-V族三元混晶半导体（例如 GaxInl-xAs, Aklnl-xSb )形成， 然后执行如图 3a-3h所示的工艺流程， 即, 在图 3a 所示的步骤中， 在该另一半导体层上方形成硬掩膜层 12、 13 , 在图 3b 所示的步骤中， 蚀刻硬掩膜层 12、 13 , 该另一半导体层， 和体硅材料 衬底， 以形成沟槽 4的第一部分， 接下来的工艺步骤与图 3c-3h相同， 在此不再累述。 应当注意， 在图 3b所示的步骤中， 并不一定要蚀刻体 硅材料衬底， 即， 沟槽 4 的第一部分并不一定要延伸到体硅材料衬底 100中， 而是至少贯穿该另一半导体层即可。
此外， 本发明意义上的集成电路也包括含有诸如发光二极管的光 电子器件的集成光电子电路。
以上通过示例性实施例描述了本发明的晶体管及制造晶体管的方 法， 然而， 这并不意图限制本发明的保护范围。 本领域技术人员可以 想到的上述实施例的任何修改或变型都落入由所附权利要求限定的本 发明的范围内。

Claims

权 利 要 求
1. 一种制造衬底的方法， 该方法包括如下步骤：
在体硅材料上形成硬掩膜层；
蚀刻该硬掩膜层以及该体硅材料以形成至少一个沟槽的第一部 分， 该第一部分用于实现浅沟槽隔离；
在所述沟槽的侧壁上形成电介质膜；
进一步蚀刻所述体硅材料， 使得所述沟槽加深从而形成所述沟槽 的第二部分；
完全氧化或氮化所述沟槽的第二部分之间以及所述沟槽的第二部 一在所述沟槽的第一及第二部分中填充介电材^ h 以及
除去所述硬掩膜层。
2. 根据权利要求 1的方法， 其中在体硅材料上形成硬掩膜层之前， 在体硅材料上形成另一半导体层， 并且蚀刻该硬掩膜层以及该体硅材 料以形成至少一个沟槽的第一部分还包括蚀刻所述另一半导体层。
3. 根据权利要求 1的方法， 其中所述另一半导体层由 SiGe、 GaAs、 GaAlN、 GaN、 SiC或 ΙΠ-V族三元混晶半导体形成。
4. 根据权利要求 1或 2的方法， 其中在所述沟槽的侧壁上形成电介 质膜的步骤包括如下步骤：
在所述硬掩膜层、 所述沟槽的侧壁以及所述沟槽的底部共形地形 成电介质膜； 以及
蚀刻所述电介质膜， 使得仅在所述沟槽的侧壁上保留所述电介质 膜。
5. 根据权利要求 1或 2的方法， 其中在所述沟槽的第一及第二部分 中填充介电材料之前选择性地除去在所述沟槽的侧壁上形成的电介质 膜。
6. 根据权利要求 1或 2的方法， 使用选择性湿法化学蚀刻来形成沟 槽的所述第二部分， 使得该第二部分的侧壁具有∑形状。
7. 根据权利要求 1或 2的方法， 其中所述第一部分的深度为
10-1000nm, 且所述第二部分的深度为 10-1000nm。
8. 一种制造衬底的方法， 该方法包括如下步骤： · 在形成了半导体层的体硅材料上形成硬掩膜层， 该半导体层是
SiGe、 GaAs、 GaAlN、 GaN、 SiC或 ΙΠ-V族三元混晶半导体层；
蚀刻该硬掩膜层以及该半导体层以形成至少一个沟槽的第一部 分， 该第一部分贯穿所述半导体层并且用于实现浅沟槽隔离；
在所述沟槽的侧壁上形成电介质膜；
进一步蚀刻所述体硅材料， 使得所述沟槽加深从而形成所述沟槽 的第二部分；
完全氧化或氮化所述沟槽的第二部分之间以及所述沟槽的第二部 在所述沟槽的第一及第二部分中填充介电材料； 以及
除去所述硬掩膜层。
9. 一种制造村底的方法， 该方法包括：
在体半导体材料上形成硬掩膜层；
蚀刻该硬掩膜层以及该体半导体材料以形成至少一个沟槽的第一 部分， 该第一部分用于实现浅沟槽隔离；
在所述沟槽的侧壁上形成电介质膜；
进一步蚀刻所述体硅材料， 使得所述沟槽加深从而形成所述沟槽 的第二部分；
完全绝缘化所述第二部分之间以及所述第二部分与所述体半导体 材料的外侧之间的所述体半导体材料的部分；
在所述沟槽的第一及第二部分中填充介电材料； 以及
除去所述硬掩膜层。
10. 一种衬底， 包括：
体半导体材料衬底；
位于该体半导体材料衬底上的电介质层；
位于所述电介质层上的半导体层， 所述半导体层与所述体半导体 材料衬底由相同的材料形成；
至少一个沟槽， 所述至少一个沟槽中的每一个具有第一部分和第 二部分， 所述第一部分位于所述半导体层中用于形成浅沟槽隔离， 所 述第二部分位于所述电介质层中并且贯穿所述电介质层，
其中所述电介盾层是通过氧化或氮化所述体半导体材料衬底的一 部分而形成的； 并且 所述沟槽的第一部分和第二部分中填充有同样的电介质材料， 该
1 1. 根据权利要求 9所述的衬底， 其中所述半导体层与所述体半导 体材料均由硅形成， 所述电介质层由氧化硅或氮化硅形成， 且所述电 介质材料是氧化硅、 氮化硅、 应力氮化硅或其组合。
12. 根据权利要求 8或 9所述的衬底，其中还包括位于所述半导体层 上方的另一半导体层， 所述沟槽的第一部分也贯穿该另一半导体层。
13. 根据权利要求 12所述的衬底， 其中所述另一半导体层由 SiGe、 GaAs、 GaAlN、 GaN、 SiC或 ΙΠ-V族三元混晶半导体形成。
14. 根据权利要求 9或 10所述的衬底， 其中所述第二部分的侧壁具 有∑形状。
15. 一种衬底， 包括：
体硅衬底；
位于该体硅衬底上的电介质层；
位于所述电介质层上的半导体层， 该半导体层由 SiGe、 GaAs、 GaAlN、 GaN、 SiC或 ΠΙ-V族三元混晶半导体形成；
至少一个沟槽， 所述至少一个沟槽中的每一个具有第一部分和第 二部分， 所述第一部分贯穿所述半导体层用于形成浅沟槽隔离， 所述 中所述电介质层是通过氧化或氮化所述体硅衬底的一部分而形 成的； 并且
其中所述沟槽的第一部分和第二部分中填充有同样的电介质， 该 电介质不同于形成所述电介质层的材料。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103066007B (zh) * 2012-12-14 2018-01-02 上海集成电路研发中心有限公司 一种全隔离结构的制作方法
CN103280407B (zh) * 2013-06-03 2016-08-10 上海华力微电子有限公司 ∑形凹槽的制作方法
WO2016209570A1 (en) * 2015-06-26 2016-12-29 Applied Materials, Inc. Selective deposition of silicon oxide films

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050253194A1 (en) * 2004-05-17 2005-11-17 Yang Ji-Yi SOI-like structure in a bulk semiconductor substrate and method of forming same
CN101017834A (zh) * 2007-03-02 2007-08-15 上海集成电路研发中心有限公司 一种soi集成电路结构及其制作方法
CN101064319A (zh) * 2006-04-26 2007-10-31 国际商业机器公司 衬底、半导体器件及其形成方法
CN101506964A (zh) * 2006-08-28 2009-08-12 美光科技公司 半导体装置、组合件和构造以及形成半导体装置、组合件和构造的方法
CN101996922A (zh) * 2009-08-13 2011-03-30 江苏丽恒电子有限公司 Soi晶片及其形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09289245A (ja) * 1996-04-23 1997-11-04 Toshiba Corp 半導体装置の製造方法
JP4775102B2 (ja) * 2005-05-09 2011-09-21 住友電気工業株式会社 半導体装置の製造方法
US7492005B2 (en) * 2005-12-28 2009-02-17 Alpha & Omega Semiconductor, Ltd. Excessive round-hole shielded gate trench (SGT) MOSFET devices and manufacturing processes
TW200816388A (en) * 2006-09-20 2008-04-01 Nanya Technology Corp A manufacturing method of a memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050253194A1 (en) * 2004-05-17 2005-11-17 Yang Ji-Yi SOI-like structure in a bulk semiconductor substrate and method of forming same
CN101064319A (zh) * 2006-04-26 2007-10-31 国际商业机器公司 衬底、半导体器件及其形成方法
CN101506964A (zh) * 2006-08-28 2009-08-12 美光科技公司 半导体装置、组合件和构造以及形成半导体装置、组合件和构造的方法
CN101017834A (zh) * 2007-03-02 2007-08-15 上海集成电路研发中心有限公司 一种soi集成电路结构及其制作方法
CN101996922A (zh) * 2009-08-13 2011-03-30 江苏丽恒电子有限公司 Soi晶片及其形成方法

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