JPH03265168A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH03265168A JPH03265168A JP2064623A JP6462390A JPH03265168A JP H03265168 A JPH03265168 A JP H03265168A JP 2064623 A JP2064623 A JP 2064623A JP 6462390 A JP6462390 A JP 6462390A JP H03265168 A JPH03265168 A JP H03265168A
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- film
- contact hole
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- polycrystalline
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 16
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＤＲＡＭと称されており、１個のトランジス
タと１個の容量素子とでメモリセルが構成されている半
導体メモリに関するものである。
タと１個の容量素子とでメモリセルが構成されている半
導体メモリに関するものである。
本発明は、上記の様な半導体メモリにおいて、容量素子
の一対の電極のうちのビット線のコンタクト孔に臨む端
面同士をコンタクト孔の深さ方向において画一にするこ
とによって、高密度化及び高信頼度化を可能にしたもの
である。
の一対の電極のうちのビット線のコンタクト孔に臨む端
面同士をコンタクト孔の深さ方向において画一にするこ
とによって、高密度化及び高信頼度化を可能にしたもの
である。
第３図及び第４図は、積層容量型ＤＲＡＭの一従来例を
示している。この−従来例のメモリセルの各々は、転送
用のトランジスタ１１と容量素子１２とで構成されてい
る。
示している。この−従来例のメモリセルの各々は、転送
用のトランジスタ１１と容量素子１２とで構成されてい
る。
トランジスタ１１のゲート電極がワード線１３になって
おり、トランジスタ１１の一方のソース・トレイン領域
であるＮ゛領域１４ａには、コンタクト孔１５ａを介し
てビット線（図示せず）が接続されている。
おり、トランジスタ１１の一方のソース・トレイン領域
であるＮ゛領域１４ａには、コンタクト孔１５ａを介し
てビット線（図示せず）が接続されている。
トランジスタ１１の他方のソース・ドレイン領域である
Ｎ″頭域１４ｂには、コンタクト孔１５ｂを介して、容
量素子１２の一方の電極である記憶ノード１６が接続さ
れている。
Ｎ″頭域１４ｂには、コンタクト孔１５ｂを介して、容
量素子１２の一方の電極である記憶ノード１６が接続さ
れている。
記憶ノード１６には、絶縁膜１７を介して、容量素子１
２の他方の電極である対向電極１８が対向している。ま
たこの対向電極１８は、リフロー膜２１に覆われている
。
２の他方の電極である対向電極１８が対向している。ま
たこの対向電極１８は、リフロー膜２１に覆われている
。
ところで、第３図からも明らかな様に、記憶ノード１６
のパターンは元々メモリセルに対応してイルカ、ビット
線のコンタクトのために、対向電極１８にもコンタクト
孔１５ａに対応する開孔２２が設けられている。
のパターンは元々メモリセルに対応してイルカ、ビット
線のコンタクトのために、対向電極１８にもコンタクト
孔１５ａに対応する開孔２２が設けられている。
ところが、記憶ノード１６と対向電極１８とは別個にパ
ターニングされる。従って、記憶ノード１６に対向電極
１８が確実に重畳する様に、記憶ノード１６及び対向電
極１８のうちのコンタクト孔１５ａに臨む端面１６ａ、
１８ａ間に合せ余裕りが設けられている。
ターニングされる。従って、記憶ノード１６に対向電極
１８が確実に重畳する様に、記憶ノード１６及び対向電
極１８のうちのコンタクト孔１５ａに臨む端面１６ａ、
１８ａ間に合せ余裕りが設けられている。
しかし、この部分は容量素子１２の蓄積容量に寄与しな
いので、この部分に対応する分だけメモリセルの面積が
太き（なり、ＤＲＡＭの高密度化が妨げられていた。
いので、この部分に対応する分だけメモリセルの面積が
太き（なり、ＤＲＡＭの高密度化が妨げられていた。
本発明による半導体メモリでは、容量素子１２の一対の
電極１６．１８のうちのビット線のコンタクト孔１５ａ
に比む端面１６ａ、１８ａ同士が前記コンタクト孔１５
ａの深さ方向において画一になっている。
電極１６．１８のうちのビット線のコンタクト孔１５ａ
に比む端面１６ａ、１８ａ同士が前記コンタクト孔１５
ａの深さ方向において画一になっている。
本発明による半導体メモリでは、容量素子１２の一対の
電極１６．１８が蓄積容量に有効に寄与している。従っ
て、蓄積容−量が同しであればメモリセルの面積を小さ
くすることができ、メモリセルの面積が同しであれば蓄
積容量を大きくすることができる。
電極１６．１８が蓄積容量に有効に寄与している。従っ
て、蓄積容−量が同しであればメモリセルの面積を小さ
くすることができ、メモリセルの面積が同しであれば蓄
積容量を大きくすることができる。
〔実施例］
以下、本発明の第１及び第２実施例を、第１図及び第２
図を参照しながら説明する。
図を参照しながら説明する。
第１図が、第１実施例の製造工程を示している。
この第１実施例の製造に際しても、第１Ａ図に示す様に
、記憶ノード１６を形成するための多結晶Ｓｉ膜２３の
堆積までは、第３図及び第４図に示したー従来例等と同
様に行う。
、記憶ノード１６を形成するための多結晶Ｓｉ膜２３の
堆積までは、第３図及び第４図に示したー従来例等と同
様に行う。
その後、多結晶Ｓｉ膜２３の第１回目のパターニングを
行うが、バターニング後の多結晶Ｓｉ膜２３は、Ｎ″領
域１４ａ上で未だ分離されていない。
行うが、バターニング後の多結晶Ｓｉ膜２３は、Ｎ″領
域１４ａ上で未だ分離されていない。
そしてこの状態で、ＯＮＯ膜である絶縁膜１７を全面に
形成する。
形成する。
次に、ＣＶＤによって絶縁膜１７上に多結晶Ｓｉ膜を堆
積させ、この多結晶Ｓｉ膜に対するリンのプレデポジシ
ョンを行う。
積させ、この多結晶Ｓｉ膜に対するリンのプレデポジシ
ョンを行う。
そして、第１Ｂ図に示す様に、絶縁膜１７上の多結晶Ｓ
ｉ膜をパターニングし、開孔２２等を形威して対向電極
１８を完成させる。この時、開孔２２のパターンで絶縁
膜１７及び多結晶Ｓｉ膜２３の第２回目のパターニング
も行って、記憶ノード１６を完成させる。
ｉ膜をパターニングし、開孔２２等を形威して対向電極
１８を完成させる。この時、開孔２２のパターンで絶縁
膜１７及び多結晶Ｓｉ膜２３の第２回目のパターニング
も行って、記憶ノード１６を完成させる。
その後、対向電極１８と記憶ノード１６との表面を酸化
することによって５ｉＯｚ膜２４を形威し、これで容量
素子１２を完成させる。ＳｉＯ□膜２４膜形４したのは
、絶縁膜１７のエツジにおける耐圧を保障するためであ
る。
することによって５ｉＯｚ膜２４を形威し、これで容量
素子１２を完成させる。ＳｉＯ□膜２４膜形４したのは
、絶縁膜１７のエツジにおける耐圧を保障するためであ
る。
次に、第１Ｃ図に示す様に、ＣＶＤによってリフロー膜
２１を堆積させ、コンタクト孔１５ａを開孔した後、リ
フロー膜２１をリフローさせる。
２１を堆積させ、コンタクト孔１５ａを開孔した後、リ
フロー膜２１をリフローさせる。
そして、コンタクト孔１５ａを介してＮ″領域１４ａに
接続されるビット線（図示せず）のパターニング等を行
って、第１実施例を完成させる。
接続されるビット線（図示せず）のパターニング等を行
って、第１実施例を完成させる。
以上の様にして製造した第１実施例では、記憶ノード１
６のうちのコンタクト孔１５ａに臨む端面１６ａが、対
向電極１８のうちのコンタクト孔１５ａに臨む端面１８
ａに対して自己整合的にパターニングされている。
６のうちのコンタクト孔１５ａに臨む端面１６ａが、対
向電極１８のうちのコンタクト孔１５ａに臨む端面１８
ａに対して自己整合的にパターニングされている。
従って、端面１６ａ、１８ａ同士がコンタクト孔１５ａ
の深さ方向において画一になっており、第３図及び第４
図に示した合せ余裕りが不要である。このため、記憶ノ
ー１−１６と対向電極１８とが、容量素子１２の蓄積容
量に有効に寄与している。
の深さ方向において画一になっており、第３図及び第４
図に示した合せ余裕りが不要である。このため、記憶ノ
ー１−１６と対向電極１８とが、容量素子１２の蓄積容
量に有効に寄与している。
ところで、ホットキャリア効果を低減させる構造の一つ
として、ＬＤＤ構造が考えられている。
として、ＬＤＤ構造が考えられている。
しかし、ＬＤＤ構造とするためのゲート電極の側壁を絶
縁膜等のエッチバックによって形成すると、半導体基板
に損傷を与える。
縁膜等のエッチバックによって形成すると、半導体基板
に損傷を与える。
このため、ＤＲＡＭのメモリセル部でゲート電極の側壁
を形成すると、これがＤＲＡＭのデータ保持特性を劣化
させる要因になることが知られている。そこで、ゲート
電極の側壁を周辺回路部にのみ形成する構造が考えられ
ている。
を形成すると、これがＤＲＡＭのデータ保持特性を劣化
させる要因になることが知られている。そこで、ゲート
電極の側壁を周辺回路部にのみ形成する構造が考えられ
ている。
第５図は、この様な構造の一従来例の製造工程を示して
いる。即ち、第５Ａ図に示す様に、メモリセル部２５と
周辺回路部２６との両方にＮ−領域２７．２８を形成し
た後、ＬＤＤ構造の側壁形成用のＳｉＯ□膜３１を全面
に形成する。
いる。即ち、第５Ａ図に示す様に、メモリセル部２５と
周辺回路部２６との両方にＮ−領域２７．２８を形成し
た後、ＬＤＤ構造の側壁形成用のＳｉＯ□膜３１を全面
に形成する。
そして、メモリセル部２５のみをレジスト（図示せず）
でマスクし、周辺回路部２６の５ｉＯｚ膜３１のみをエ
ッチバックして、周辺回路部２６のゲート電極３２にＳ
ｉＯ□膜３１の側壁を形成する。その後、周辺回路部２
６のＮ″領域３３と層間膜としてのＳｉｎｇ膜３４膜上
４成する。
でマスクし、周辺回路部２６の５ｉＯｚ膜３１のみをエ
ッチバックして、周辺回路部２６のゲート電極３２にＳ
ｉＯ□膜３１の側壁を形成する。その後、周辺回路部２
６のＮ″領域３３と層間膜としてのＳｉｎｇ膜３４膜上
４成する。
次に、第５Ｂ図に示す様に、Ｎ−領域２７に達するコン
タクト孔１５ｂを開孔し、不純物を含有する多結晶Ｓｉ
膜をバターニングすることによって記憶ノード１６を形
成する。なお、記憶ノード１６からＮ−領域２７へ不純
物が固相拡散し、Ｎ−領域中２７にＮ″領域３５が形成
される。
タクト孔１５ｂを開孔し、不純物を含有する多結晶Ｓｉ
膜をバターニングすることによって記憶ノード１６を形
成する。なお、記憶ノード１６からＮ−領域２７へ不純
物が固相拡散し、Ｎ−領域中２７にＮ″領域３５が形成
される。
ところで、記憶ノード１６の側端面での蓄積容量を大き
くするために記憶ノード１６の膜厚を厚くすると、記憶
ノード１６を形成するための多結晶Ｓｉ膜を段差部に残
さない様に、この多結晶Ｓｉ膜のオーバエツチング量も
多くする必要がある。
くするために記憶ノード１６の膜厚を厚くすると、記憶
ノード１６を形成するための多結晶Ｓｉ膜を段差部に残
さない様に、この多結晶Ｓｉ膜のオーバエツチング量も
多くする必要がある。
ところが、この様にオーバエツチング量を多くすると、
Ｓｉｎｇ膜３４膜上４チングされてしまい、今度は周辺
回路部２６のＮ″領域３３等が大きな損傷を受ける。
Ｓｉｎｇ膜３４膜上４チングされてしまい、今度は周辺
回路部２６のＮ″領域３３等が大きな損傷を受ける。
一方、記憶ノード１６のパターニング時にＳｉＯ□膜３
４がエツチングされてしまわない様にこのＳｉ０□膜３
４を厚くすると、コンタクト孔１５ｂが深（なって、記
憶ノード１６の段差被覆性が劣化する。
４がエツチングされてしまわない様にこのＳｉ０□膜３
４を厚くすると、コンタクト孔１５ｂが深（なって、記
憶ノード１６の段差被覆性が劣化する。
第２図は、第５図に示した従来例の欠点を克服した本発
明の第２実施例の製造工程を示している。
明の第２実施例の製造工程を示している。
第２Ａ図に示す様に、この製造工程でも、ＳｉＯ□膜３
１の堆積までは第５図の場合と同様に行う。
１の堆積までは第５図の場合と同様に行う。
しかし、この製造工程では、この状態から直ちにコンタ
クト孔１５ｂを開孔する。
クト孔１５ｂを開孔する。
次に、ＣＶＤによって多結晶Ｓｉ膜を堆積させ、この多
結晶Ｓｉ膜に不純物を導入し、更にこの多結晶Ｓｉ膜を
バターニングすることによって、第２Ｂ図に示す様に、
記憶ノニド１６を形成する。
結晶Ｓｉ膜に不純物を導入し、更にこの多結晶Ｓｉ膜を
バターニングすることによって、第２Ｂ図に示す様に、
記憶ノニド１６を形成する。
そして、ＯＮＯ膜である絶縁膜１７を全面に形成する。
この時、記憶ノード１６からＮ−領域２７へ不純物が固
相拡散し、Ｎ−領域２７中にＮ″領域３５が形成される
。
相拡散し、Ｎ−領域２７中にＮ″領域３５が形成される
。
次に、ＣＶＤによって絶縁膜１７上に多結晶Ｓｉ膜を堆
積させ、この多結晶Ｓｉ膜に不純物を導入し、更にこの
多結晶Ｓｉ膜及び絶縁膜Ｉ７をバターニングすることに
よって、第２Ｃ図に示す様に、対向電極１８を形成する
。ここまでの工程で、メモリセル部２５の容量素子１２
が完成する。
積させ、この多結晶Ｓｉ膜に不純物を導入し、更にこの
多結晶Ｓｉ膜及び絶縁膜Ｉ７をバターニングすることに
よって、第２Ｃ図に示す様に、対向電極１８を形成する
。ここまでの工程で、メモリセル部２５の容量素子１２
が完成する。
次に、メモリセル部２５をレジスト（図示せず）で覆い
、周辺回路部２６のＳｉＯ□膜３１のみをエッチハック
することによって、第２Ｄ図に示す様に、ゲート電極３
２に５ｉＯｚ膜３１の側壁を形成する。そして、５ｉｎ
２膜３１等をマスクにした不純物の導入によって、Ｎ−
領域２８中にＮ″領域３３を形成する。
、周辺回路部２６のＳｉＯ□膜３１のみをエッチハック
することによって、第２Ｄ図に示す様に、ゲート電極３
２に５ｉＯｚ膜３１の側壁を形成する。そして、５ｉｎ
２膜３１等をマスクにした不純物の導入によって、Ｎ−
領域２８中にＮ″領域３３を形成する。
以上の様な第２実施例の製造に際しても、記憶ノード１
６のパターニング時のオーバエツチングのために、第２
Ｂ図から明らかな様にＳｉＯ□膜３１もエツチングを受
けている。
６のパターニング時のオーバエツチングのために、第２
Ｂ図から明らかな様にＳｉＯ□膜３１もエツチングを受
けている。
しかし、ＬＤＤ構造の側壁形成用の５ｉＯｚＷｉ３１は
、通常の眉間膜としての５ｉｎ２膜３４（第５図）より
も一般に厚い。従ってこの第２実施例では、記憶ノード
１６のパターニング時にＮ−領域２８が損傷を受けるこ
とはない。
、通常の眉間膜としての５ｉｎ２膜３４（第５図）より
も一般に厚い。従ってこの第２実施例では、記憶ノード
１６のパターニング時にＮ−領域２８が損傷を受けるこ
とはない。
本発明による半導体メモリでは、メモリセルの面積を小
さくすることができるので高密度化が可能であり、蓄積
容量を大きくすることができるのでα線によるソフトエ
ラーに対する耐性が向上し高信頼度化が可能である。
さくすることができるので高密度化が可能であり、蓄積
容量を大きくすることができるのでα線によるソフトエ
ラーに対する耐性が向上し高信頼度化が可能である。
８ａ
である。
第１図及び第２図は本発明の夫々第１及び第２実施例の
製造工程を順次に示す側断面図である。 第３図は本発明の一従来例の平面図、第４図は第３図の
ＩＶ−ＩＶ線に沿う側断面図、第５図は別の従来例の製
造工程を順次に示す側断面図である。 なお図面に用いた符号において、 １１−−−−−−−−−−−−−−−−−−− ）ラン
ジスタ１２−−−−−−−−−−−−−−−−−一容量
素子１５ａ−−−−−−−−−−−−−−コンタクト孔
１６−・−・・−・−−−ｍ−−−−−・・記憶ノード
１６ａ −−−−−−−−−−−−一端面１８−〜−−
−〜・・−−−−−−−−−−一対向電極端面 メモ１ノ１ニル 第３図 メモリセル 第４図 製る履工−オ呈 第５Ｂ図
製造工程を順次に示す側断面図である。 第３図は本発明の一従来例の平面図、第４図は第３図の
ＩＶ−ＩＶ線に沿う側断面図、第５図は別の従来例の製
造工程を順次に示す側断面図である。 なお図面に用いた符号において、 １１−−−−−−−−−−−−−−−−−−− ）ラン
ジスタ１２−−−−−−−−−−−−−−−−−一容量
素子１５ａ−−−−−−−−−−−−−−コンタクト孔
１６−・−・・−・−−−ｍ−−−−−・・記憶ノード
１６ａ −−−−−−−−−−−−一端面１８−〜−−
−〜・・−−−−−−−−−−一対向電極端面 メモ１ノ１ニル 第３図 メモリセル 第４図 製る履工−オ呈 第５Ｂ図
Claims (1)
- 【特許請求の範囲】 １個のトランジスタと１個の容量素子とでメモリセルが
構成されており、ビット線がコンタクト孔を介して前記
トランジスタに接続されている半導体メモリにおいて、 前記容量素子の一対の電極のうちの前記コンタクト孔に
臨む端面同士が前記コンタクト孔の深さ方向において画
一になっている半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2064623A JPH03265168A (ja) | 1990-03-15 | 1990-03-15 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2064623A JPH03265168A (ja) | 1990-03-15 | 1990-03-15 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03265168A true JPH03265168A (ja) | 1991-11-26 |
Family
ID=13263573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2064623A Pending JPH03265168A (ja) | 1990-03-15 | 1990-03-15 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03265168A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003036728A1 (en) * | 2001-10-22 | 2003-05-01 | Samsung Electronics Co., Ltd. | Contact portion of semiconductor device and method for manufacturing the same, and thin film transistor array panel for display device including the contact portion and method for manufacturing the same |
| KR100796756B1 (ko) * | 2001-11-12 | 2008-01-22 | 삼성전자주식회사 | 반도체 소자의 접촉부 및 그 제조 방법과 이를 포함하는표시 장치용 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| US7358104B2 (en) | 2002-10-08 | 2008-04-15 | Samsung Electornics Co., Ltd. | Contact portion of semiconductor device, and thin film transistor array panel for display device including the contact portion |
-
1990
- 1990-03-15 JP JP2064623A patent/JPH03265168A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003036728A1 (en) * | 2001-10-22 | 2003-05-01 | Samsung Electronics Co., Ltd. | Contact portion of semiconductor device and method for manufacturing the same, and thin film transistor array panel for display device including the contact portion and method for manufacturing the same |
| KR100796795B1 (ko) * | 2001-10-22 | 2008-01-22 | 삼성전자주식회사 | 반도체 소자의 접촉부 및 그 제조 방법과 이를 포함하는표시 장치용 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| US7580088B2 (en) | 2001-10-22 | 2009-08-25 | Samsung Electronics Co., Ltd. | Contact for semiconductor and display devices |
| KR100796756B1 (ko) * | 2001-11-12 | 2008-01-22 | 삼성전자주식회사 | 반도체 소자의 접촉부 및 그 제조 방법과 이를 포함하는표시 장치용 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| US7737445B2 (en) | 2001-11-12 | 2010-06-15 | Samsung Electronics Co., Ltd. | Contact portion of semiconductor device, and thin film transistor array panel for display device including the contact portion |
| US7358104B2 (en) | 2002-10-08 | 2008-04-15 | Samsung Electornics Co., Ltd. | Contact portion of semiconductor device, and thin film transistor array panel for display device including the contact portion |
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