KR20020002614A - 씨드층 제거 공정을 생략할 수 있는 반도체 메모리 소자제조 방법 - Google Patents

씨드층 제거 공정을 생략할 수 있는 반도체 메모리 소자제조 방법 Download PDF

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Abstract

본 발명은 ECD 방법을 이용한 캐패시터의 하부전극 형성 방법에 있어서 하부전극 부분 이외의 씨드층을 제거하기 위한 식각 공정을 생략할 수 있는 반도체 메모리 소자 제조 방법에 관한 것으로, 씨드층을 식각하지 않고 3차원 적층구조의 캐패시터를 형성할 수 있는 방법을 제시한다. 본 발명에서는 산화가 비교적 용이하여 열처리에 의해 쉽게 산화될 수 있는 Ti, TiN, TiAlN, Ta, TaN, TaSiN 등으로 씨드층을 형성하고, 하부전극 영역 이외의 부분에 잔류하는 씨드층을 산화시켜 절연층으로 변화시키는데 그 특징이 있다. 이와 같이 씨드층을 산화시킴에 따라 씨드층 제거를 위한 별도의 식각 공정을 생략할 수 있고, 산화된 씨드층은 하부 산화물과 접착력도 매우 우수하기 때문에 접착막 형성 공정을 생략할 수 있다. 이에 따라 공정을 단순화시킬 수 있다.

Description

씨드층 제거 공정을 생략할 수 있는 반도체 메모리 소자 제조 방법{Method for forming semiconductor device capable of omitting seed layer etch process}
본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 특히 ECD법을 이용한 하부전극 형성 과정에서 잔류하는 씨드층 제거 공정을 생략할 수 있는 반도체메모리 소자 제조 방법에 관한 것이다.
반도체 메모리 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. FeRAM(ferroelectric random access memory) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
FeRAM의 축전물질로는 SrBi2Ta2O9(이하 SBT)와 Pb(Zr,Ti)O3(이하 PZT) 박막이 주로 사용된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하는 원리를 이용한다.
FeRAM 소자의 전극은 주로 Pt, Ir, Ru 등으로 형성하는데, 이러한 물질들은 식각 특성이 불량하여 적층형 3차원 구조의 캐패시터 제조에 있어서 상당한 난제로 작용하고 있다. 이러한 문제를 해결하기 위한 방법으로 비교적 용이한 식각 공정을 진행할 수 있는 ECD(electrochemical deposition) 방법을 이용한다.
첨부된 도면 도 1a 내지 도 1c를 참조하여 종래 기술에 따른 FeRAM 소자 제조 방법을 설명한다.
도 1a는 트랜지스터(도시하지 않음) 형성이 완료된 반도체 기판(10)을 덮는 제1 층간절연막(12)을 선택적으로 식각하여 트랜지스터의 소오스·드레인(11)을 노출시키는 콘택홀을 형성하고, 상기 콘택홀 내에 폴리실리콘 플러그(13), TiSi2층(14), TiN(15)층을 적층하여 플러그(plug)를 형성하고, 전체 구조 상에 씨드층(seed layer, 16)을 형성한 상태를 보이고 있다.
도 1b는 상기 씨드층(16)을 선택적으로 식각하여 씨드층 패턴(16A)을 형성한 상태를 나타내고 있다.
도 1c는 씨드층 패턴(16A) 상에 ECD법으로 하부전극(17)을 형성하고, 강유전체막(18) 및 상부전극(19)을 적층한 다음, 상부전극(19)과 강유전체막(18)을 패터닝하여 캐패시터를 형성한 상태를 보이고 있다.
전술한 바와 같이 ECD 방법으로 하부전극을 형성하는 경우에는 씨드층(16)이 반드시 필요하고, 하부전극 부분 이외의 씨드층(16)을 반드시 제거해야하는 공정상의 복잡함이 있다. 더욱이 설계 규칙(design rule)이 줄어듦에 따라 얇은 씨드층을 식각하는 공정 또한 어려워지는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은 ECD 방법을 이용한 캐패시터의 하부전극 형성 방법에 있어서 하부전극 부분 이외의 씨드층을 제거하기 위한 식각 공정을 생략할 수 있는 반도체 메모리 소자 제조 방법을 제공하는데 그 목적이있다.
도 1a 내지 도 1c는 종래 기술에 따른 FeRAM 소자 제조 공정 단면도,
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 FeRAM 소자 제조 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
26: 씨드층 26A: 산화된 씨드층
28: 하부전극막 29: 강유전체막
30: 상부전극막
상기와 같은 목적을 달성하기 위한 본 발명은, 반도체 기판 상부를 덮는 층간절연막 상에 씨드층을 형성하는 단계; 상기 씨드층 상에 희생막을 형성하는 단계; 상기 희생막을 선택적으로 식각하여 그 저면에 상기 씨드층을 노출시키며 하부전극 영역을 정의하는 개구부를 형성하는 단계; 상기 개구부 내의 상기 씨드층 상에 하부전극을 형성하는 단계; 상기 희생막을 제거하여 상기 하부전극 및 상기 하부전극으로 덮이지 않은 상기 씨드층을 노출시키는 단계; 상기 씨드층을 산화시켜 절연막을 형성하는 단계; 및 상기 하부전극 상에 유전막 및 상부전극을 적층하는 단계를 포함하는 반도체 메모리 소자 제조 방법을 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 트랜지스터를 포함한 하부구조 형성이 완료된 반도체 기판 상에 층간절연막을 형성하는 제1 단계; 상기 층간절연막을 선택적으로 식각하여 상기 트랜지스터의 소오스·드레인을 노출시키는 콘택홀을 형성하는 제2 단계; 상기 콘택홀 내에 플러그를 형성하는 제3 단계; 상기 제3 단계가 완료된 전체 구조 상에 씨드층을 형성하는 제4 단계; 상기 씨드층 상에 희생막을 형성하는 제4 단계; 상기 희생막을 선택적으로 식각하여 그 저면에 상기 씨드층을 노출시키며 하부전극 영역을 정의하는 개구부를 형성하는 제5 단계; 상기 개구부 내의 상기 씨드층 상에 하부전극을 형성하는 제6 단계; 상기 희생막을 제거하여 상기 하부전극 및 상기 하부전극으로 덮이지 않은 상기 씨드층을 노출시키는제7 단계; 상기 씨드층을 산화시켜 절연막을 형성하는 제8 단계; 및 상기 하부전극 상에 유전막 및 상부전극을 적층하는 제9 단계를 포함하는 반도체 메모리 소자 제조 방법을 제공한다.
본 발명은 씨드층을 식각하지 않고 3차원 적층구조의 캐패시터를 형성할 수 있는 방법을 제시한다. 본 발명에서는 산화가 비교적 용이하여 열처리에 의해 쉽게 산화될 수 있는 Ti, TiN, TiAlN, Ta, TaN, TaSiN 등으로 씨드층을 형성하고, 하부전극 영역 이외의 부분에 잔류하는 씨드층을 산화시켜 절연층으로 변화시키는데 그 특징이 있다. 이와 같이 씨드층을 산화시킴에 따라 씨드층 제거를 위한 별도의 식각 공정을 생략할 수 있고, 산화된 씨드층은 하부 산화물과 접착력도 매우 우수하기 때문에 접착막 형성 공정을 생략할 수 있다. 이에 따라 공정을 단순화시킬 수 있다.
이하 첨부된 도면 도 2a 내지 도 2g를 참조하여 본 발명의 실시 예에 따른 강유전체 메모리 소자 제조 방법을 설명한다.
먼저 도 2a에 도시한 바와 같이 트랜지스터(도시하지 않음) 형성이 완료된 반도체 기판(20)을 덮는 제1 층간절연막(22)을 선택적으로 식각하여 트랜지스터의 소오스·드레인(21)을 노출시키는 콘택홀을 형성하고, 전체 구조 상에 폴리실리콘막(23)을 증착하고 콘택홀 입구 부분의 폴리실리콘막 일부를 제거한 다음, Ti 실리사이드 형성 공정을 실시하여 폴리실리콘막(23) 상에 TiSi2층(24)을 형성한 후, 확산방지막(25)을 형성한다. 계속하여, 화학기계적연마(chemical mechanical polishing) 공정을 실시하여 평탄화시킴으로써 콘택홀 내부에 플러그를 형성한다.
이어서 도 2b에 보이는 바와 같이, 화학기상증착법(chemical vapor deposition), ALD(atomic layer deposition)법 또는 물리기상증착법(physical vapor deposition) 등으로 전체 구조 상에 50 Å 내지 500 Å 두께의 씨드층(26)을 형성한다. 상기 씨드층(26)은 Ti, TiN, TiAlN, TiSiN, Ta, TaN, TaAlN 또는 TaAlN 등과 같이 산소분위기의 열처리에 의해 쉽게 절연체가 되는 물질로 형성한다. 따라서, 산소 분위기의 열처리 후에도 전도성을 갖는 Pt, Ir 또는 Ru 등과 같은 물질은 씨드층(26)으로서 적당하지 않다.
다음으로 도 2c에 도시한 바와 같이, 상기 씨드층(26) 상에 희생산화막(27)을 형성하고, 희생산화막(27)을 선택적으로 식각하여 플러그와 접하는 씨드층(26) 부분을 노출시키는 개구부를 형성한다.
이어서 도 2d에 도시한 바와 같이, 개구부 내에 ECD법으로 Ir 또는 Ru 등으로 1000 Å 내지 10000 Å 두께의 하부전극(28)을 형성한다. 하부전극 형성 후 10분 내지 5시간 관상열처리(furnace anneal) 또는 1초 내지 10분 동안 급속열처리(rapid thermal process) 방법으로 열처리를 실시한다. 이때 열처리는 400 ℃ 내지 700 ℃ 온도에서 O2또는 O3와 같은 산소 분위기에서 실시하며, O2또는 O3와 가스를 이용한 플라즈마 처리를 실시할 수도 있다.
이와 같이 Ir, Ru 등과 같은 산소 확산 방지 특성이 우수한 물질로하부전극(28)을 형성함에 따라 후속 산소분위기에서 실시하는 열처리 공정에서 하부전극(28) 아래의 씨드층(26)이 산화되는 것을 방지할 수 있다.
다음으로 도 2e에 도시한 바와 같이, 습식식각 또는 건식식각 방법으로 희생산화막(27)을 제거하여 하부전극(28)으로 덮이지 않은 씨드층(26)을 노출시키고, 산소분위기에서 열처리 공정을 실시하여 노출된 씨드층(26)을 산화시켜 산화된 씨드층(26A)을 형성한다. 산화된 씨드층(26A)은 절연체이므로 제거되지 않아도 소자의 특성에 영향을 주지 않는다.
이어서 도 2f에 보이는 바와 같이 단차피복 특성이 우수한 화학기상증착법 또는 ALD 방법으로 SBT(SrBi2Ta2O9), SBTN(SrxBi2-y(Ta1-zNbz)2O9), PZT(Pb(ZrxTi1-x)O3), BLT(Bi4-xLaxTi3O12) 등을 증착하여 50 Å 내지 2000 Å 두께의 강유전체막(29)을 형성하고 비교적 저온인 400 ℃ 내지 700 ℃ 온도에서 열처리 공정을 실시한다. 이러한 열처리 공정은 O2, N2, Ar, O3, He, Ne, Ar 등의 가스분위기에서 10분 내지 5시간 동안 실시한다. 이후, 상기 강유전체막(29) 상에 상부전극막(30)을 형성한다.
다음으로 도 2g에 도시한 바와 같이 포토리소그래피 및 식각 공정 등으로 상기 상부전극막(30)과 강유전체막(29)을 패터닝하여, 상부전극막 패턴(30A)과 강유전체막 패턴(29A)을 형성한다.
이후의 백-엔드(back end) 공정은 일반적인 FeRAM 제조 공정에 따른다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 하부전극 영역 이외의 부분에 잔류하는 씨드층을 산화시켜 절연층으로 변화시킴에 따라 씨드층 제거를 위한 별도의 식각 공정을 생략할 수 있고, 산화된 씨드층은 하부 산화물과 접착력도 매우 우수하기 때문에 접착막 형성 공정을 생략할 수 있다. 이에 따라 공정을 단순화시킬 수 있다.

Claims (5)

  1. 반도체 메모리 소자 제조 방법에 있어서,
    반도체 기판 상부를 덮는 층간절연막 상에 씨드층을 형성하는 단계;
    상기 씨드층 상에 희생막을 형성하는 단계;
    상기 희생막을 선택적으로 식각하여 그 저면에 상기 씨드층을 노출시키며 하부전극 영역을 정의하는 개구부를 형성하는 단계;
    상기 개구부 내의 상기 씨드층 상에 하부전극을 형성하는 단계;
    상기 희생막을 제거하여 상기 하부전극 및 상기 하부전극으로 덮이지 않은 상기 씨드층을 노출시키는 단계;
    상기 씨드층을 산화시켜 절연막을 형성하는 단계; 및
    상기 하부전극 상에 유전막 및 상부전극을 적층하는 단계
    를 포함하는 반도체 메모리 소자 제조 방법.
  2. 반도체 메모리 소자 제조 방법에 있어서,
    트랜지스터를 포함한 하부구조 형성이 완료된 반도체 기판 상에 층간절연막을 형성하는 제1 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 트랜지스터의 소오스·드레인을 노출시키는 콘택홀을 형성하는 제2 단계;
    상기 콘택홀 내에 플러그를 형성하는 제3 단계;
    상기 제3 단계가 완료된 전체 구조 상에 씨드층을 형성하는 제4 단계;
    상기 씨드층 상에 희생막을 형성하는 제4 단계;
    상기 희생막을 선택적으로 식각하여 그 저면에 상기 씨드층을 노출시키며 하부전극 영역을 정의하는 개구부를 형성하는 제5 단계;
    상기 개구부 내의 상기 씨드층 상에 하부전극을 형성하는 제6 단계;
    상기 희생막을 제거하여 상기 하부전극 및 상기 하부전극으로 덮이지 않은 상기 씨드층을 노출시키는 제7 단계;
    상기 씨드층을 산화시켜 절연막을 형성하는 제8 단계; 및
    상기 하부전극 상에 유전막 및 상부전극을 적층하는 제9 단계
    를 포함하는 반도체 메모리 소자 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 씨드층을,
    Ti, TiN, TiAlN, TiSiN, Ta, TaN, TaAlN 또는 TaAlN으로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 유전막을,
    SBT(SrBi2Ta2O9), SBTN(SrxBi2-y(Ta1-zNbz)2O9), PZT(Pb(ZrxTi1-x)O3) 또는 BLT(Bi4-xLaxTi3O12)으로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  5. 제 2 항에 있어서,
    상기 플러그는,
    폴리실리콘막, 실리사이드층 및 확산방지막을 적층하여 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
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