KR20010027680A - 자기 정렬 식각을 이용한 불휘발성 메모리장치의 트렌치 형성방법 - Google Patents

자기 정렬 식각을 이용한 불휘발성 메모리장치의 트렌치 형성방법 Download PDF

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Abstract

자기 정렬 식각(self aligned etching)을 이용한 불휘발성 메모리 장치의 트렌치(trench) 형성 방법을 개시한다. 본 발명의 일 관점은, 반도체 기판 상에 터널 산화막을 형성하고, 질소 소오스를 제공하는 분위기로 열처리하여 터널 산화막과 반도체 기판의 계면에 질소가 풍부한 산화막(nitrogen rich oxide layer)을 형성한다. 터널 산화막 상에 도전막을 형성한 후, 자기 정렬 방식으로 패터닝하여 반도체 기판에 트렌치를 형성한다. 트렌치를 산화 분위기에서 열처리하여 큐어링(curing)한다.

Description

자기 정렬 식각을 이용한 불휘발성 메모리 장치의 트렌치 형성 방법{Method of forming trench by self aligned etching for non-volatile memory device}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히, 자기 정렬 식각(self aligned etching) 방법을 이용하여 불휘발성 메모리 장치(non-volatile memory device)의 소자 분리(isolation)를 위한 트렌치(trench)를 형성하는 방법에 관한 것이다.
반도체 장치의 스케일(scale)이 감소함에 따라, 활성 영역(active area)을 격리하는 방법으로 좁은 트렌치 소자 분리(shallow trench isolation) 공정의 도입이 증가하고 있다. 이러한 좁은 트렌치 소자 분리는 프로그램(program)이 가능한 ROM 셀 장치(Read Only Memory cell device)에도 적용이 시도되고 있다. 이러한 ROM 장치 등의 불휘발성 메모리 장치에 상기한 트렌치 소자 분리가 적용될 때, 트렌치를 형성하는 공정으로 자기 정렬 식각 공정이 도입되고 있다.
도 1은 자기 정렬 식각을 이용하는 불휘발성 메모리 장치의 트렌치 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
구체적으로, 플로팅 게이트(floating gate)를 구성하는 일부로 이용되는 제1폴리 실리콘막(poly-silicon layer;30)을 터널 산화막(tunnel oxide;20)을 개재하여 형성한 후, 제1폴리 실리콘막(30)으로부터 하부의 반도체 기판(10)에 이르기까지 식각을 순차적으로 진행한다. 이에 따라, 제1폴리 실리콘막(30)이 패터닝되고, 반도체 기판(10)에 트렌치(15)가 형성된다. 이러한 제1폴리 실리콘막(30) 상에는 이후에 제2폴리 실리콘막(도시되지 않음) 등과 같은 도전막이 형성되어 플로팅 게이트를 이루는 것이 일반적이다.
이와 같이 형성된 트렌치(15)에 절연 물질을 채워 필드(field)를 형성하기 이전에, 트렌치(15) 측벽에 희생 산화막(17)을 위한 산화 공정을 수행하는 것이 일반적이다. 이러한 산화 공정은 상기한 자기 정렬 식각에 따른 식각 침해(etching damage)를 감소시키기 위해서, 혹은 불순물 확산(impurity diffusion)에 의한 접합 누설(junction leakage) 또는 실리콘의 전위 결함(silicon dislocation defect) 등을 방지하기 위해서 수행된다.
그러나, 상기한 바와 같은 자기 정렬 식각에 의해서 트렌치(15)를 형성하면, 상기 산화 공정에 제1폴리 실리콘막(30) 하부의 터널 산화막(30)이 노출되어 불량이 발생되는 요인으로 작용할 수 있다. 즉, 다음의 도 2에 도시된 바와 같이 터널 산화막(30)이 산소의 하부의 반도체 기판(10)으로의 확산 경로(diffusion path)로 작용할 수 있다.
도 2는 터널 산화막(20a)이 산소 확산 경로로 이용되는 것을 설명하기 위해서 개략적으로 도시한 단면도이다.
구체적으로, 상기한 산화 공정에 의해서 공급되는 산소 가스(O2) 또는 산소는 터널 산화막(20a) 또는 그 계면을 확산 경로로 이용하여, 터널 산화막(20a)에 의해서 차폐되어 있는 하부의 반도체 기판(10a)의 실리콘에 다다를 수 있다. 즉, 산소의 측면 확산(lateral diffusion)이 발생할 수 있어, 측면 산화 현상이 발생할 수 있다. 이에 따라, 상기한 산화 공정에 의해서 터널 산화막(20a)에 가려진 하부의 반도체 기판(10a)을 이루는 실리콘이 산화되어, 결국 다음의 도 3에 도시된 바와 같이 터널 산화막(20a)이 재차 성장되는 효과를 유발할 수 있다.
도 3은 산화 공정에 의해서 터널 산화막(20a)이 성장되는 것을 설명하기 위해서 개략적으로 도시한 단면도이다.
구체적으로, 도 2에서와 같이 터널 산화막(20a)이 산소의 확산 경로를 제공함에 따라, 산소가 터널 산화막(20a)에 의해서 가려진 하부의 반도체 기판(10a) 내부로 확산된다. 이에 따라, 터널 산화막(20a)과 반도체 기판(10a)의 계면에 실리콘 산화막의 성장이 발생하고, 이는 결국 터널 산화막(20a)이 재차 성장된 것과 동일한 결과를 나타낸다. 터널 산화막(20a)이 재차 성장하므로, 그 두께가 두꺼워진 효과를 나타낸다. 산소의 확산은 노출되는 측벽에 가까운 부분이 우선적이므로, 터널 산화막(20a)은, 결국, 양 끝단에서부터 중간 부위로 가며 그 두께가 두꺼워질 수 있다. 따라서, 터널 산화막(20a)의 양 끝단에 버즈 비크(bird's beak)가 크게 발생하는 형태로 그 두께가 두꺼워질 수 있다.
이와 같이 산화 공정에 따른 산소의 측면 확산에 의해서 터널 산화막(20a)의 두께가 증가되는 불량이 발생하면, 불휘발성 메모리 장치의 동작 시 전자의 터널링(tunneling)이 억제되는 문제점이 야기될 수 있다. 또한, 이러한 측면 산화에 의한 터널 산화막(20a)에 버즈 비크가 크게 발생하는 것은 활성 영역 부위의 선폭이 좁아지는 효과를 유발할 수 있다. 따라서, 반도체 장치의 디자인 룰이 극심한 감소는 상기한 터널 산화막(20a)의 두께 증가를 심화시킬 수 있다. 즉, 반도체 장치의 디자인 룰의 축소를 저해할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 자기 정렬 식각에 의해서 형성된 트렌치의 측벽을 희생 산화시키는 산화 공정에 의해서 터널 산화막의 두께 증가가 유발되는 것을 방지할 수 있는 불휘발성 메모리 장치의 트렌치 형성 방법을 제공하는 데 있다.
도 1은 자기 정렬 식각을 이용한 불휘발성 메모리 장치의 트렌치 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 2는 터널 산화막이 산소 확산 경로로 이용되는 것을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 3은 산화 공정에 의해서 터널 산화막이 재성장되는 것을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 4 내지 도 7은 본 발명의 실시예에 의한 불휘발성 메모리 장치의 트렌치 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 8은 본 발명의 실시예에 의한 질소가 풍부한 산화막이 산소 확산을 억제하는 것을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 9는 본 발명의 실시예에 의해서 터널 산화막이 재성장되는 것이 억제되는 것을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 10 및 도 11은 본 발명의 실시예에 의해 트렌치를 형성한 이후의 공정을 설명하기 위해서 개략적으로 도시한 단면도들이다.
＜도면의 주요 부호에 대한 간략한 설명＞
100; 반도체 기판, 200, 200a; 터널 산화막,
200, 200a; 질소가 풍부한 산화막, 301, 301a; 제1플로팅 게이트 패턴,
401, 401a; 하드 마스크, 500; 소자 분리막.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 터널 산화막을 형성한다. 상기 터널 산화막 상을 산화 질소 등과 같은 질소 소오스를 제공하는 분위기로 열처리하여 상기 터널 산화막과 상기 반도체 기판의 계면에 질소가 풍부한 산화막을 형성한다. 상기 터널 산화막 상에 도전막을 형성한다. 상기 도전막, 상기 터널 산화막 및 상기 반도체 기판을 자기 정렬 방식으로 패터닝하여 상기 반도체 기판에 트렌치를 형성한다. 상기 트렌치를 산화 분위기에서 열처리하여 큐어링(curing)한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
본 발명의 실시예는 터널 산화막 또는 터널 산화막과 반도체 기판의 계면이 산소 확산의 경로로 이용되는 것을 억제하여, 트렌치의 측벽을 희생 산화시키는 산화 공정, 즉, 트렌치의 큐어링을 위한 산화 공정에 의해서 터널 산화막의 두께가 두꺼워지거나 버즈 비크가 비정상적으로 크게 발생하는 것을 억제하는 방법을 제공한다.
불휘발성 메모리 장치 등과 같은 반도체 장치의 동작은 플로팅 게이트와 컨트롤 게이트간의 층간 절연막의 커패시턴스(capacitance)에 의한 커플링 비(coupling ratio)에 의해서 영향을 받는다. 커플링 비는 컨트롤 게이트에 인가되는 전압(Vcg)에 대해서 플로팅 게이트에 인가되는 전압(Vfg)의 비율을 의미한다. 즉, 플로팅 게이트에 인가되는 전압은 다음의 수학식 1에 의해서 계산될 수 있다.
이때, C는 커플링 비를 의미하며, 층간 절연막으로 이용되는 ONO막(Oxide/Nitride/Oxide layer)의 커패시턴스(C1)와 플로팅 게이트 하부의 터널 산화막의 커패시턴스(C2)에 의해서 결정된다. 즉, C=C1/(C1+C2)로 계산될 수 있다. 커플링 비는 누설 전류, 데이터 보유(retention), 디자인 룰 또는 인가 전압 등에 의해서 영향을 받으며, 대략 0.5 내지 0.8정도의 값을 나타낸다.
한편, 터널 산화막을 통해서 전자가 터널링하기 위해서는 대략 100Å 이하의 산화막에서 대략 10MV/㎝ 정도의 전기장(electric field)이 필요하다. 이는 다음의 수학식 2에 의해서 유추할 수 있다.
이때, E는 F-N 터널링(Fowler-Nordheim tunneling)이 일어나기 위해서 터널 산화막에 인가되어야 하는 전기장을 나타내며, Tox는 터널 산화막의 등가 산화막 두께를 나타낸다.
그런데, 불휘발성 메모리 장치의 디자인 룰이 감소됨에 따라, 소자 분리 특성을 확보하는 것이 더욱 요구되고 있다. 이는 상기한 수학식 2에 따르면 Vfg를 낮추는 것이 요구됨을 의미한다. 따라서, F-N 터널링을 위한 전기장을 확보하며 Vfg를 낮추기 위해서는 터널 산화막의 두께 감소가 필수적이다. 이에 따라, 상기한 바와 같은 희생 산화 공정에서 터널 산화막의 두께가 증가되거나 버즈 비크가 크게 발생하는 것을 억제하는 것이 중요시되고 있다.
본 발명의 실시예에서 터널 산화막 또는 터널 산화막과 반도체 기판의 계면이 산소 확산 경로로 이용되는 것을 억제하는 수단으로, 반도체 기판과 터널 산화막의 계면에 질소가 다량 함유된 질소가 풍부한 산화막(nitrogen rich oxide layer)을 도입하는 것을 제공한다. 이러한 질소가 풍부한 산화막은 터널 산화막을 형성한 후 산화 질소(NO) 등과 같은 질소 소오스(nitrogen source)를 제공하는 분위기에서 터널 산화막을 열처리함으로써 도입될 수 있다. 이하, 첨부되는 도면을 참조하여 본 발명의 실시예를 구체적으로 설명한다.
도 4 내지 도 7은 본 발명의 실시예에 의한 불휘발성 메모리 장치의 트렌치 형성 방법을 설명하기 개략적으로 도시한 단면도들이다.
도 4는 반도체 기판 상에 터널 산화막(200)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 실리콘의 반도체 기판(100) 상에 터널 산화막(200)을 형성한다. 이때, 대략 100Å 이하의 두께를 가지도록 터널 산화막(200)을 형성한다. 바람직하게는 대략 30Å 내지 70Å 정도의 두께로 형성한다.
도 5는 터널 산화막(200)과 반도체 기판(100)의 계면에 질소가 풍부한 산화막(250)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 터널 산화막(200)이 형성된 결과물을 산화 질소 가스 등과 같은 질소 소오스를 분위기로 하여 열처리한다. 예를 들어, 산화 질소 가스를 대략 1SLM(Standard Liter per Minute) 정도로 터널 산화막(200) 상에 공급하며, 대략 10Torr 내지 1기압 정도의 압력하에서 열처리를 수행한다. 이때, 대략 800℃ 내지 1000℃ 정도의 온도의 로(furnace) 등에서 적어도 1분 이상 열처리를 수행한다. 바람직하게는 대략 1분 내지 30분 정도 열처리한다.
이와 같이 열처리를 수행함에 따라, 산화 질소가 터널 산화막(200)을 침투 확산하여 하부의 반도체 기판(100)을 이루는 실리콘에 다다르게 한다. 이때, 확산된 산화 질소는 실리콘과 열분해를 통해 반응하여 터널 산화막(200)과 반도체 기판(100)의 계면에 질소가 풍부한 산화막(250)을 형성하게 된다. 이러한 질소가 풍부한 산화막(250)은 단면에 대한 질소 농도 프로파일을 측정함으로써 확인될 수 있다. 이와 같은 질소가 풍부한 산화막(250)은 대략 3Å 내지 10Å 정도의 두께 범위로 형성될 수 있다.
도 6은 제1플로팅 게이트막(300) 및 하드 마스크막(400)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 상기한 바와 같은 질소 소오스 분위기에서의 열처리를 통해서 하부 계면에 질소가 풍부한 산화막(250)이 도입된 터널 산화막(200) 상에 도전막을 형성한다. 이러한 도전막은 이후에 제2플로팅 게이트막(도시되지 않음)과 함께 플로팅 게이트를 형성하는 제1플로팅 게이트막(300)으로 이용된다. 이러한 제1플로팅 게이트막(300)은 다양한 도전 물질로 이루어질 수 있으나, 폴리 실리콘막으로 이루어지는 것이 바람직하다.
이후에, 제1플로팅 게이트막(300) 등을 패터닝하기 위한 하드 마스크막(400)을 형성한다. 하드 마스크막(400)은 후속의 CMP(Chemical Mechanical Polishing)을 수행할 때 마스크의 역할을 할 수 있다. 따라서, 실리콘 질화물 등으로 형성되는 것이 바람직하다.
도 7은 자기 정렬 식각으로 트렌치(150)를 형성한 후 희생 산화 공정을 수행하는 단계를 나타낸다.
구체적으로, 하드 마스크막(400) 및 하부의 제1플로팅 게이트막(300), 터널 산화막(200), 질소가 풍부한 산화막(250), 반도체 기판(100)을 순차적으로 사진 식각 공정을 이용하여 식각한다. 이와 같은 자기 정열 식각으로 정렬된 하드 마스크(401), 제1플로팅 게이트 패턴(301)의 도전막 패턴 및 트렌치(150)를 형성한다.
이후에, 노출되는 트렌치(150)의 측벽에 발생된 식각 침해 등을 완화하기 위해서 희생 산화 공정을 수행한다. 즉, 트렌치(150)를 큐어링한다. 예를 들어, 산소 가스(O2)를 제공하는 산소 분위기 등과 같은 산화 분위기 하에서 트렌치(150)가 형성된 결과물을 열처리한다. 이러한 희생 산화 공정에 의해서 자기 정렬 식각 도중에 발생한 식각 침해가 완화될 수 있고, 실리콘 피팅(silicon petting)이 방지되며, 불순물 패시베이션(impurity passivation) 등의 효과가 얻어질 수 있다.
이때, 측벽이 노출되는 반도체 기판(100)과 터널 산화막(200)의 계면에는 질소가 풍부한 산화막(250)이 도입되므로, 다음의 도 8에 도시된 바와 같이 산소의 측면 확산이 억제될 수 있다.
도 8은 질소가 풍부한 산화막(250)이 산소 확산을 억제하는 것을 설명하기 위해서 개략적으로 도시한 단면도이다.
구체적으로, 상기한 바와 같은 희생 산화 공정의 산소는 터널 산화막(200a)을 확산 경로로 이용하여 가장 자리 부위로부터 중간 부위, 즉, 내부로 확산될 수 있다. 그러나, 터널 산화막(200a)과 반도체 기판(100)의 계면에는 질소가 풍부한 산화막(250a)이 도입되고 있어, 터널 산화막(200a)을 통해 내부로 확산된 산소가 하부의 반도체 기판(100)으로 침투하거나 확산되는 것이 억제된다. 질소가 풍부한 산화막(250a)은 질소를 함유함에 따라 산소의 확산도 매우 낮다고 알려져 있다.
이에 따라, 확산된 산소는 반도체 기판(100) 내의 실리콘에 접하는 것이 방지되므로, 실리콘 산화가 발생하는 것이 억제된다. 즉, 산소의 측면 확산에 따른 측면 산화가 억제된다. 이와 같이, 질소가 풍부한 산화막(250a)이 산소의 확산을 방지하는 확산 장벽막으로 작용함으로써, 결국, 터널 산화막(200a)이 도 2에서와 같이 상기한 산화 공정에 의해서 성장되는 것이 억제된다. 또한, 버즈 비크의 성장 또한 다음의 도 9에 도시된 바와 같이 억제된다.
도 9는 산화 공정에 의해서 터널 산화막(200a)의 재성장이 억제되는 것을 설명하기 위해서 개략적으로 도시한 단면도이다.
구체적으로, 도 8에서와 같이 질소가 풍부한 산화막(250a)이, 실리콘 소오스로 작용할 수 있는 반도체 기판(100)으로의 산소의 확산을 억제할 수 있다. 이에 따라, 산화 공정에 의한 터널 산화막(200a)의 재성장이 억제되므로, 터널 산화막(200a)의 원하지 않는 두께 증가가 방지될 수 있다. 또한, 버즈 비크의 발생 또한 억제할 수 있다. 따라서, 터널 산화막(200a)의 두께가 불균일해지는 것이 억제되며 얇은 두께로 유지될 수 있다.
도 10은 트렌치(150)를 채우는 소자 분리막(500)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 반도체 기판(100) 상에 트렌치(150)를 채우도록 절연 물질, 예컨대, 실리콘 산화물을 증착한 후 CMP함으로써, 소자 분리막(500)을 형성한다. 이때, 하드 마스크(401)를 연마의 종료점으로 이용할 수 있다. 이후에, 하드 마스크(401)를 제거하는 공정을 더 수행할 수 있다.
도 11은 제1플로팅 게이트 패턴(301) 상에 제2플로팅 게이트 패턴(350)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제1플로팅 게이트 패턴(301) 상에 폴리 실리콘 등과 같은 도전 물질을 증착한 후 패터닝하여 제2플로팅 게이트 패턴(350)을 형성한다. 이때, 제2플로팅 게이트 패턴(350)은 소자 분리막(500) 상을 일부 덮도록 연장되는 것이 바람직하다.
이후에, 제2플로팅 게이트 패턴(350)을 덮는 층간 절연막(도시되지 않음)을 ONO막 등과 같은 절연 물질을 증착하여 형성한다. 다음에, 도전 물질을 증착하여 컨트롤 게이트막(도시되지 않음)을 형성한 후 자기 정렬 식각을 이용하여 패터닝하여, 컨트롤 게이트, 층간 절연막 및 제2 및 제1플로팅 게이트를 형성한다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 터널 산화막을 형성한 후 NO 등과 같은 질소 소오스를 제공하는 분위기에서 열처리를 수행함으로써, 터널 산화막에 질소가 풍부한 산화막을 도입할 수 있다. 이와 같은 질소가 풍부한 산화막은, 자기 정렬 식각 방법에 의해서 이루어지는 트렌치를 희생 산화시켜 큐어링하는 산화 공정에서, 산소 등이 터널 산화막에 의해서 차폐되는 반도체 기판 내로 확산되는 것을 방지할 수 있다. 터널 산화막에 의해서 차폐되는 반도체 기판 내의 실리콘이 산소와 반응하여 산화되는 것을 억제할 수 있어, 터널 산화막이 상기한 희생 산화에 의해서 재성장되는 것을 방지할 수 있다. 이에 따라, 터널 산화막의 가장 자리 부위에서부터 중간 부위로 터널 산화막이 재성장되는 것을 억제할 수 있어, 터널 산화막의 가장 자리 부위에 버즈 비크가 크게 발생하는 것을 억제할 수 있다.

Claims (3)

  1. 반도체 기판 상에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 상을 질소 소오스를 제공하는 분위기로 열처리하여 상기 터널 산화막과 상기 반도체 기판의 계면에 질소가 풍부한 산화막을 형성하는 단계;
    상기 터널 산화막 상에 도전막을 형성하는 단계;
    상기 도전막, 상기 터널 산화막 및 상기 반도체 기판을 자기 정렬 방식으로 패터닝하여 상기 반도체 기판에 트렌치를 형성하는 단계; 및
    상기 트렌치를 산화 분위기에서 열처리하여 큐어링하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 트렌치 형성 방법.
  2. 제1항에 있어서, 상기 질소 소오스를 제공하는 분위기는
    상기 터널 산화막 상에 산화 질소를 제공하여 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치의 트렌치 형성 방법.
  3. 제1항에 있어서, 상기 질소가 풍부한 산화막을 형성하는 단계는
    대략 800℃ 내지 1000℃의 온도 범위에서 상기 열처리를 수행하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 트렌치 형성 방법.
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