KR101198532B1 - 3차원 구조의 비휘발성 메모리 소자 - Google Patents
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Abstract
3차원 구조의 비휘발성 메모리 소자가 개시된다. 하부에서 상부로 갈수록 좁은 폭의 단차를 가지며, 주, 보조로 구분되는 다수 층의 측면 전극들을 형성하고, 상기 측면 전극들을 관통하여 형성되는 수직 채널 영역을 구비함으로써 집적도를 크게 향상시킬 수 있다. 수평방향으로 식각된 주 측면 전극들의 개방 공간을 매립하여 형성된 플로팅 게이트를 측면 전극들이 둘러싸는 형태로 형성됨으로써 메모리 소자 동작의 효율성을 향상시킬 수 있으며, 또한 주, 보조로 구분되는 다수 층의 측면 전극들 사이에 층간 절연막을 게재하여 각각 분리시킴으로써 각각의 주, 보조 측면 전극들을 개별적으로 동작시킬 수 있어 정확한 멀티-레벨 셀(MLC) 동작을 구현할 수 있다.
Description
본 발명은 3차원 구조의 비휘발성 메모리 소자에 관한 것으로, 보다 상세하게는 하부에서 상부로 갈수록 좁은 폭을 가지는 단차를 가지는 다수 층의 측면 전극들을 형성하고, 상기 측면 전극들을 관통하여 형성되는 수직 채널 영역을 구비함으로써 집적도를 크게 향상시킬 수 있는 3차원 구조의 비휘발성 메모리 소자에 관한 것이다.
플로팅 게이트를 구비한 낸드(NAND) 타입 플래쉬 메모리는 비휘발성 메모리 중 현재 가장 일반적으로 사용되는 메모리이다. 상기의 구조는 일반적인 트랜지스터의 게이트와 게이트 절연막 사이에 플로팅 게이트(floating gate)를 배치하고 상기 플로팅 게이트에 전하를 저장함으로써 메모리로서 동작한다.
지금까지 플로팅 게이트를 사용하는 낸드 플래쉬 메모리는 하나의 트랜지스터만을 사용하여 메모리를 구현할 수 있기 때문에 가장 높은 집적도를 가진다. 그러나, 최근 연구가 진행되고 있는 3차원 구조체, 즉 BICS(Bit Cost Scalable), TCAT(Terabit Cell Array Transistor), VG(Vertical Gate) 낸드 구조는 하기와 같은 문제점으로 인하여 그 활용에 제약이 있었다.
먼저 플로팅 게이트 구조의 경우 게이트의 두께가 어느정도 유지되어야 메모리로서의 기능을 수행할 수 있는 바, 기존 평면 구조의 2차원 구조에서는 수직방향의 두께가 증가하기 때문에 큰 문제가 되지 않는다. 그러나, 3차원 구조에서는 대부분의 게이트가 수평 방향으로 배치되어 있기 때문에 게이트 두께가 늘어나는 것은 집적도 저하로 이어지게 된다.
또한, 플로팅 게이트는 기본적으로 N 타입으로 도핑하여 사용된다. 이는 사실상 도체로서 기능함을 의미하고, 따라서 필수적으로 각 소자간 플로팅 게이트의 절연공정을 수반한다. 그러나 3차원 구조에서는 전술한 대로 게이트가 수평 방향으로 배치되며, 이 때 기존의 노광(exposure) 공정과 식각(etching) 공정의 조합으로는 플로팅 게이트의 절연 공정이 매우 복잡한 문제점이 있다. 따라서 3차원 구조에서의 플로팅 게이트 구조는 일반적으로 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 가지는 전하 트랩 메모리(Charge Trap Flash, CTF) 메모리가 연구되고 있다.
상기 구조는 절연체로서 기능하는 실리콘 질화물(SixNy)에 존재하는 다수의 전하 트랩이 전자를 포획, 방출함으로써 플로팅 게이트와 유사한 동작이 가능한 메모리 구조이다. 상기 구조는 실리콘 질화물층의 두께를 매우 얇게 형성하여도 메모리로서 기능할 수 있으며 트랩에 의해서 전하의 이동이 가능하지만 기본적으로 절연체이기 때문에 저장된 전하가 측 방향으로 이동할 가능성은 거의 없는 이점을 가진다. 따라서, 플로팅 게이트의 절연 공정이 불필요하여 최근까지 3차원 구조 낸드 플래쉬 메모리에서 가장 주요하게 적용 가능한 구조이다.
그러나 최근 연구 결과에서 상기 SONOS 구조 또한 많은 문제점이 있는 것으로 나타난 바, 먼저 절연체이기 때문에 저장된 전자의 측 방향 이동이 없을 것으로 예상되었으나, 실제로는 인접한 소자의 동작에 영향을 줄 정도의 이동이 있는 것으로 나타났다. 또한 기본적으로 절연체인 실리콘 질화물에 전하를 저장하기 때문에 저장된 전하가 쉽게 빠져나가므로 정보의 저장기간인 리텐션 타임(retention time)이 매우 열악한 문제점이 있다. 따라서 작금에 와서는 상기와 같은 단점을 감수하고 SONOS 구조를 사용하는 것에 대한 회의론이 다시 거론되고 있는 실정이다.
이에 본 발명의 목적은 기존의 플로팅 게이트형 낸드 타입 플래시 메모리 소자를 3차원 구조로 형성함으로써 고성능 및 향상된 집적도를 가지며, 플로팅 게이트층을 측면 전극들이 둘러싸는 형태로 형성됨으로써 메모리 소자 동작의 효율성을 극대화할 수 있는 메모리 소자를 제공하는 데 있다.
또한 층간 절연막을 통하여 각각의 측면 전극들이 전기적으로 분리됨으로써 개별 동작이 가능한 비휘발성 메모리 소자를 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명은, 기판 내부에 형성된 하부 전극, 상기 기판 상에 형성되며, 측면 방향으로 평행하게 확장되고 단차진 단부를 구비하는 다수 개의 주 측면 전극들 및 보조 측면 전극들, 상기 주 측면 전극들 및 보조 측면 전극들을 관통하여 형성된 개구부에 의해 노출된 주 측면 전극들을 수평 방향으로 식각하여 형성된 측벽을 따라 개재되는 IPD막, 상기 IPD막의 측면에 형성되고, 상기 수평방향으로 식각된 주 측면 전극들의 개방 공간을 매립하도록 형성되는 플로팅 게이트층, 상기 플로팅 게이트층의 측면에 형성되고, 상기 플로팅 게이트층 과 접촉하도록 일체로 형성되는 가변 절연막 및 상기 가변 절연막의 측면에 형성되고, 상기 측면 전극들을 관통하여 형성된 개구부에 의해 개방된 공간을 매립하는 수직 채널 영역을 포함하여 구성되는 것을 특징으로 한다.
또한 상기 기판 상에 형성되며, 측면 방향으로 평행하게 확장되고 단차진 단부를 구비하는 다수 개의 주 측면 전극들 및 보조 측면 전극들, 상기 다수 개의 주 측면 전극들 및 보조 측면 전극들을 각각 분리시키는 층간 절연막, 상기 주, 보조 측면 전극들 및 층간 절연막을 관통하여 형성된 개구부에 의해 노출된 주 측면 전극들을 수평방향으로 식각하여 형성된 측벽을 따라 개재되는 IPD막, 상기 IPD막의 측면에 형성되고, 상기 수평방향으로 식각된 주 측면 전극들의 개방 공간을 매립하도록 형성되는 플로팅 게이트층, 상기 플로팅 게이트층의 측면에 형성되고, 상기 플로팅 게이트층과 접촉하도록 일체로 형성되는 가변 절연막 및 상기 가변 절연막의 측면에 형성되고, 상기 측면 전극들을 관통하여 형성된 개구부에 의해 개방된 공간을 매립하는 수직 채널 영역을 포함하여 구성되는 것을 특징으로 한다.
본 발명에 의한 3차원 구조를 가지는 비휘발성 메모리 소자는 적층구조를 통한 집적도의 향상을 가지므로 소자의 성능 향상을 도모할 수 있으며, 고집적 대용량의 3차원 메모리 구조체를 구현할 수 있는 효과가 있다.
또한 각각의 주, 보조 측면 전극들을 개별적으로 동작시킴으로써 하나의 플로팅 게이트 층에 대한 쓰기 동작시 1개의 전극에 대한 1개의 정보 저장 단계를 부여하여 정확한 멀티-레벨 셀(MLC) 동작을 구현할 수 있는 효과가 있다.
도 1 내지 도 14는 본 발명의 제 1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도 및 평면도들이다.
도 15는 본 발명의 제 2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 단면도이다.
도 15는 본 발명의 제 2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
제 1
실시예
도 1 내지 도 13은 본 발명의 제 1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도 및 평면도들이다.
도 1을 참조하면, 기판(10) 내부에 하부 전극(20)이 형성되고 상기 하부 전극(20)이 형성된 기판(10)의 상부에 제1 층간 절연막(31)이 형성된다. 상기 기판(10)은 실리콘 재질로 형성되는 것이 바람직하다. 또한 하부 전극(20)은 일반적인 금속, 또는 다금속층, 또는 폴리 실리콘이 사용될 수 있으며 일반적인 실리콘의 식각 공정 후 증착 공정을 통해서 상기 하부 전극(20)을 형성할 수 있다. 그리고 상기 제1 층간 절연막(31)은 건식 또는 습식 산화법을 이용하여 형성되나, 이에 한정되는 것은 아니며, 상술한 방법 이외에도 스퍼터링법(sputtering) 또는 화학 기상 증착법(CVD) 등의 다양한 방법이 사용될 수 있다. 또한 상기 제1 층간 절연막(31)은 실리콘 산화물(SiO2)로 형성되는 것이 바람직하다.
도 2를 참조하면 상기 기판(10)상에 제1 층간 절연막(31)을 포함한 층간 절연막들(31, 32, 33, 34, 35) 및 측면 전극들을 순차적으로 형성한다. 상기 측면 전극들은 보조 측면 전극들(41a, 41b, 42a, 42b, 43a, 43b, 44a, 44b), 주 측면전극들(51, 52, 53, 54)로 구성되며, 이들을 상호 반복되게 형성한다.
더욱 상세하게는 두 개의 보조 측면전극들 사이에 1개의 주 측면전극이 위치한 형태가 되며, 상기 구조체의 상, 하층에 층간 절연막이 배치된 형태가 한 층을 구성한다. 따라서, 상기 기판(10)의 상부에는 층간 절연막들(31, 32, 33, 34, 35), 보조 측면 전극들(41a, 41b, 42a, 42b, 43a, 43b, 44a, 44b) 및 주 측면전극들(51, 52, 53, 54)이 번갈아가며 형성된 다수의 층이 구비된다.
상기 도 2에서는 제1 내지 제5 층간 절연막(31, 32, 33, 34, 35) 및 주, 보조 측면 전극들이 상호 순차적으로 형성된 것으로 도시되어 있으나, 층간 절연막과 측면 전극의 조합이 다수의 층으로 구성된다면 본 발명의 취지를 벗어나지 않는다. 이 때, 적층의 수가 증가할수록 집적도는 증가하므로 적층의 수는 상기 도 2에 도시된 것 이상일 수 있다.
또한, 상기 층간 절연막(31, 32, 33, 34, 35), 보조 측면 전극들(41a, 41b, 42a, 42b, 43a, 43b, 44a, 44b) 및 주 측면 전극들(51, 52, 53, 54)이 순차적으로 적층되기 위해서는 인시츄(in-situ)로 형성 가능한 스퍼터링법이나 화학 기상 증착법이 사용됨이 바람직하다. 또한, 상기 층간 절연막들(31, 32, 33, 34, 35)은 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2), 금속 산화물(CuO, NiO, TiO2, Fe2O3 등) 또는 이들의 다층 박막으로 형성될 수 있다.
상기 구조에서 측면 전극을 주, 보조로 구분해서 적층하는 이유는 후술하는 공정에서 주 측면 전극의 수평 식각 공정시 주 측면 전극과 보조 측면 전극의 식각비를 확보하기 위함이다. 따라서 각각의 측면 전극에 사용되는 물질은 기본적으로 화학적 식각 공정에서 한쪽이 식각 반응이 일어날 때 다른 한쪽은 식각이 되지 않는 물질이어야 한다. 따라서 상기 주, 보조 측면 전극들은 티타늄(Ti), 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 백금(Pt)류의 금속 또는 금속 실리사이드(silicide)가 사용될 수 있으며, 또한 고농도로 도핑된 폴리 실리콘 또는 결정 실리콘 등이 사용될 수 있다. 이 때, 식각비를 명확히 하기 위해서는 보조 측면 전극은 금속을 사용하고 주 측면 전극은 폴리 실리콘을 사용하는 것이 보다 바람직하다.
도 3을 참조하면, 상기 제5 층간 절연막(35) 상에 하드 마스크막(60)이 형성된다. 상기 하드 마스크막(70)은 층간 절연막(31 32, 33, 34, 35)들과 보조 측면 전극들(41a, 41b, 42a, 42b, 43a, 43b, 44a, 44b) 및 주 측면 전극들(51, 52, 53, 54)의 식각을 위한 식각 마스크로 사용된다. 상기 하드 마스크막(60)은 스퍼터링법이나 화학 기상 증착법 등의 방법으로 형성될 수 있다. 또한 상기 하드 마스크막(60)은 포토 리소그래피와 식각 공정을 이용하여 특정 부위만 마스킹할 수 있다. 추가로 상기 하드 마스크막(60)은, 한 층에 한정하지 않고 다수 층으로 형성될 수 있다. 예컨대, 실리콘 산화물(SiO2) 및 실리콘 질화물(SiN)이 순차적으로 적층된 하드 마스크막(60)일 수 있다. 또한, 포토레지스트 패턴 자체가 하드 마스크막(60)으로 사용될 수도 있다.
도 4를 참조하면, 상기 하드 마스크막(60)을 식각 마스크로 이용하여 층간 절연막(31 32, 33, 34, 35)들과 보조 측면 전극들(41a, 41b, 42a, 42b, 43a, 43b, 44a, 44b) 및 주 측면 전극들(51, 52, 53, 54)에 대한 식각 공정을 수행하여, 하부 전극(20)이 배치된 기판(10) 표면을 일부 노출시킨다. 이를 통하여 층간 절연막(31 32, 33, 34, 35)들과 보조 측면 전극들(41a, 41b, 42a, 42b, 43a, 43b, 44a, 44b) 및 주 측면 전극들(51, 52, 53, 54)을 관통하는 개구부가 형성된다.
상기 식각 공정은 반응성 이온 식각법(Reactive Ion Ethch : RIE)으로 수행됨이 바람직하다. 이 때, 층간 절연막(31 32, 33, 34, 35)들의 식각을 위해서는 CF4 또는 CHF3 등의 불소 계열의 가스가 사용되며, 보조 측면 전극들(41a, 41b, 42a, 42b, 43a, 43b, 44a, 44b) 및 주 측면 전극들(51, 52, 53, 54)의 식각을 위해서는 Cl2, SiCl4 또는 BCl3 등의 염소 계열의 가스 및 그의 혼합 가스가 사용될 수 있다. 또한 주 측면 전극으로 폴리 실리콘 또는 결정 실리콘이 사용되는 경우에는 수산화칼륨(KOH), 테트라메틸 암모늄 하이드록사이드(TMAH)와 같은 실리콘 식각 용매를 사용할 수도 있다. 상기 하드 마스크막(60)은 상기 식각 공정에서 쓰이는 가스에 식각되지 않거나 또는 선택비가 낮은 것이 사용되어야 바람직하다. 또한, 상기 식각 공정에서 식각된 부분의 형상은 사각형에 한정하지 않고, 예컨대 원형과 같은 다른 형상일 수 있다.
도 5를 참조하면, 상기 도 4에 도시된 구조물 상에서 주 측면전극(51, 52, 53, 54)에 대한 수평방향의 식각 공정을 진행한다. 상기의 식각 공정을 통해서 각각 분리된 플로팅 게이트층이 형성될 공간이 확보된다. 상기 식각 공정은 건식, 습식 식각 공정 모두를 사용할 수 있다. 이 때, 외부 측면전극의 식각을 막기 위한 별도의 리소그라피 공정을 생략할 수 있는 건식 식각 공정을 사용하는 것이 보다 바람직하다.
사용 가스는 주 측면전극의 사용 물질에 따라 달라지며, 구체적으로는 보조 전극과의 식각비를 가진 금속일 경우 Cl2, SiCl4 또는 BCl3 등의 염소 계열의 가스 및 그의 혼합 가스가 사용될 수 있다. 또한 폴리 실리콘과 같은 실리콘 계열일 경우에는 예컨대, 수산화칼륨(KOH), 테트라메틸 암모늄 하이드록사이드(TMAH)의 실리콘 식각 용매가 사용가능하며, 실리사이드일 경우 SF6와 같은 식각 용매를 사용할 수 있다. 식각 정도는 플로팅 게이트층의 두께를 결정하고 이는 전하 축적량을 결정하므로 메모리로서 기능할 수 있는 전하 축적이 가능한 정도의 두께를 가지도록 식각을 수행하는 것이 바람직하다.
도 6을 참조하면, 상기 도 5에 도시된 구조물 상에서 수평방향으로 식각된 개방 공간상에 IPD(inter-poly-dielectrics)막(70)을 증착하는 공정을 진행한다. 상기 IPD막(70)은 주 측면 전극들 및 보조 측면 전극들을 관통하여 형성된 개구부에 의해 노출된 주 측면 전극들을 수평방향으로 식각하여 형성된 측벽을 따라 개재된다.
상기 IPD막(70)은 실리콘 산화막(SiO2), 실리콘 질화막(SixNy ) 등의 절연막이 사용될 수 있으며, 이들의 다층 박막도 가능하다. 증착 공정은 스퍼터링법, 화학 기상 증착법 또는 원자층 적층법(ALD) 등으로 형성될 수 있다. 이 때, 측면 방향의 갭-필(gap-fill) 능력이 우수한 화학 기상 증착법 또는 원자층 적층법을 사용하는 것이 보다 바람직하다.
도 7을 참조하면, 상기 도 6에 도시된 구조물 상에서 플로팅 게이트층(80)을 증착하는 공정을 진행한다. 상기 플로팅 게이트층(80)은 IPD막의 측면에 형성되며, 상기 수평방향으로 식각된 주 측면 전극들의 개방 공간을 매립하도록 형성된다. 상기 플로팅 게이트층(80)은 폴리 실리콘을 사용하여 형성할 수 있다. 상기 플로팅 게이트층(80)의 증착은 스퍼터링법, 화학 기상 증착법 또는 원자층 적층법 등의 공정을 사용할 수 있다. 이 때, 측면 방향의 갭-필(gap-fill) 능력이 우수한 화학 기상 증착법 또는 원자층 적층법을 사용하는 것이 보다 바람직하다.
도 8을 참조하면, 상기 도 7에 도시된 구조물 상에서 과도하게 증착한 플로팅 게이트층(80)을 식각하는 공정을 진행한다. 상기 공정을 통해서 각각의 플로팅 게이트층은 완전히 분리된다. 상기 식각 공정은 반응성 이온 식각법(Reactive Ion Ethch : RIE)이 사용됨이 바람직하다. 상기 플로팅 게이트층(80)을 폴리 실리콘을 사용하여 형성한 경우 수산화칼륨(KOH), 테트라메틸 암모늄 하이드록사이드(TMAH)와 같은 실리콘 식각 용매를 사용할 수 있다.
도 9를 참조하면, 상기 도 8에 도시된 구조물 상에 가변 절연막(Tunnel oxide)(90)을 증착한다. 상기 가변 절연막(90)으로 실리콘 산화막(SiO2), 실리콘 질화막(SixNy)등의 절연막이 사용될 수 있으며, 또한 이들의 다층 박막도 가능하다. 또한 상기 가변 절연막(90)의 증착은 스퍼터링법, 화학 기상 증착법 또는 원자층 적층법(ALD) 등의 공정을 사용하여 수행될 수 있다. 이를 통하여 상기의 가변 절연막(90)은 플로팅 게이트층의 측면에 형성되고, 상기 플로팅 게이트층(80) 및 상기 IPD막(70)과 접촉하도록 일체로 형성된다.
도 10을 참조하면, 상기 도 9에 도시된 구조물에 수직 채널 영역(100)이 형성된다. 상기 수직 채널 영역(100)은 가변 절연막(90)의 측면에 형성되고, 주, 보조 측면 전극들을 관통하여 형성된 개구부에 의해 개방된 공간을 매립하도록 형성된다. 이 때, 폴리실리콘을 사용하는 것이 바람직하며, 스퍼터링 공정을 이용하여 증착하는 것이 바람직하다. 증착 공정이 완료된 후, 평탄화 공정을 진행하여 상부 층간 절연막인 제5 층간 절연막(35)을 노출시킨다. 상기 평탄화 공정은 화학적, 기계적 연마를 통해 달성될 수 있다. 상기 평탄화 공정은 제5 층간 절연막(35)이 노출될 때까지 진행되며, 이 때, 도 9에 개시된 상기 하드 마스크막(60)이 잔류하여 제5 층간 절연막(35)의 노출이 없어도 무방하다. 상기의 평탄화 공정을 통해 IPD막(70), 가변 절연막(90) 및 수직 채널 영역(100)의 표면은 노출된다.
도 11은 상기의 평탄화 공정이 완료된 후의 본 발명에 의한 비휘발성 메모리의 평면도이다.
도 11을 참조하면, 제5 층간 절연막(35)이 배치되고, 다수의 수직 채널 영역들(100), 가변 저항막(90) 및 IPD막(70)이 규칙적인 배열로 구비된다. 도 11에 도시된 평면도에서는 수직 채널 영역을 사각으로 식각한 형태가 도시되어 있으나, 사각형에 한정하지 않고, 예컨대 원형과 같은 다른 형상일 수 있다. 또한 상기 이외에도 다양한 소자의 배치는 구현될 수 있으며, 당업자가 고려할 수 있는 다양한 배치가 본 발명의 기술적 사상을 벗어나지 않음은 자명하다 할 것이다.
도 12를 참조하면, 상기 도 10의 구조물에서 측면 방향의 주, 보조 전극들과 층간 절연막들을 계단형태로 식각하여 전극부분을 노출시키는 공정이 진행된다. 이는 후속 공정에서 제1 및 제2 콘택 플러그들을 형성하기 위한 것으로서 복수의 측면 전극들이 각 층에 의하여 모두 노출된다.
상기 식각 공정은 예컨대, 상기 도 10의 평탄화 공정이 완료된 구조물 상부에 포토레지스트 패턴(170)을 형성하고, 상기 형성된 포토레지스트 패턴(170)을 식각 마스크로 하여 식각 공정을 수행함으로써 달성될 수 있다. 이 때, 상기 식각 공정은 포토레지스트 패턴(170)의 크기에 맞추어 그 하부 영역을 벗어난 부분이 제거되고, 하부 층의 보조 측면 전극(43b)이 노출될 때까지 진행된다.
식각 공정을 진행할수록 사용되는 포토레지스트 패턴(170)에 대하여 축소 공정을 실시하여 축소된 포토레지스트 패턴을 형성하여 식각 공정을 수행함으로써 각 층이 계단형의 단차를 가지도록 한다. 이 때, 각 층이란 두 개의 보조 측면 전극 사이에 개재되는 하나의 주 측면 전극으로 구성되는 한 쌍의 구조체(44a, 54, 44b)를 의미하며, 상기 한 쌍의 구조체의 상, 하부에 층간 절연막(34, 35)이 형성되어 상기 구조체를 구분짓는다.
또한 상기 포토레지스트 패턴의 축소공정은 반응성 플라즈마 가스에 노출하는 것에 의해 달성될 수 있으나, 이에 한정되는 것은 아니며, 다양한 방법으로 수행될 수 있다.
도 13은 상기의 식각 공정을 완성하여 주, 보조 측면 전극들과 층간 절연막들을 계단형태로 식각함으로써 그 단부가 단차지게 형성되어 전극부분을 노출시킨 비휘발성 메모리 소자의 단면도이다
도 13을 참조하면, 상기의 공정을 통하여 각 층마다 계단형의 단차를 구비하는 형태의 구조물이 형성되며, 따라서 층간 절연막을 기준으로 하부에 배치되는 구조체는 상부에 배치되는 구조체에 비해 넓은 면적을 가진다.
상기의 형태는 각각의 측면전극의 길이가 일정하므로 저항치가 금속에 비해서 상대적으로 높은 폴리 실리콘이 주 측면전극으로 사용되었을 경우 각 전극의 저항 차이를 줄일 수 있기 때문에 더욱 바람직하다.
도 14를 참조하면, 상기 도 13의 구조물에 보호막(110), 상부 전극(120) 및 측면 전극용 컨택(130)들이 형성된다. 상부 전극(120)은 수직 채널 영역(100)에 연결되며, 측면 전극용 컨택(130)들은 각 층의 상부에 위치한 보조 측면 전극들(41b, 42b, 43b, 44b)에 연결된다. 상부 전극(120)과 수직 채널 영역(100) 사이의 전기적 연결은 제1 컨택 플러그(150)에 의해 달성되며, 측면 전극용 컨택(130)들과 각 층의 상부에 위치한 보조 측면 전극들(41b, 42b, 43b, 44b) 사이의 전기적 연결은 제2 컨택 플러그(160)들에 의해 달성된다. 각각의 컨택 플러그들의 형성은 통상의 형성방법에 따른다.
즉, 다수의 비아홀을 형성하고, 상기 홀을 도전성 금속으로 매립하여 형성할 수 있다. 상기 상부 전극(120), 측면 전극용 컨택(130) 및 제1 및 제2 컨택 플러그(150, 160)들의 재질은 반도체 소자 제조용으로 사용되는 금속으로 형성함이 바람직하다. 따라서, 텅스텐(W), 알루미늄(Al), 구리(Cu) 또는 금(Au) 등이 사용될 수 있다. 또한, 전면을 통해 메모리 소자의 보호를 위하여 보호막(110)이 형성되고, 보호막(110)에 대한 평탄화 공정이 수행된다. 상기 평탄화 공정은 화학적 기계적 연마를 통해 달성될 수 있다. 상기 보호막(110)은 절연성 재질이라면 어느 것이나 가능하나, 실리콘 산화물(SiO2)을 이용하여 형성하는 것이 바람직하다.
제2
실시예
본 실시예는 상기 제1 실시예에서 주 측면 전극들과 보조 측면 전극을 분리하는 층간 절연막(141, 142. 143, 144, 145, 146, 147, 148)을 추가로 배치하고, 상기 층간 절연막(141, 142. 143, 144, 145, 146, 147, 148)에 의하여 분리된 전극을 컨트롤할 수 있는 측면 전극용 컨택을 분리된 전극의 개수에 맞추어 구비한다.
도 15를 참조하면, 제1 실시예의 최종 결과물인 도 14에서 주 측면 전극과 보조 측면 전극 사이에 각각 배치되어 상기 주 측면 전극과 보조 측면 전극을 전기적으로 분리하는 층간 절연막(141, 142. 143, 144, 145, 146, 147, 148)이 형성된다. 또한 상기 층간 절연막(141, 142. 143, 144, 145, 146, 147, 148)에 의하여 분리된 전극의 개수만큼 컨트롤할 측면 전극의 개수가 증가한다. 상기 제2 실시예에 의한 비휘발성 메모리 소자의 제조 공정은 내부에 하부 전극(20)이 구비된 기판(10)상에 적층되는 측면 전극과 층간 절연막의 배치순서의 차이가 있을 뿐 전체 공정은 제1 실시예와 동일하다. 따라서 제2 실시예에 의한 비휘발성 메모리 소자에 대한 자세한 설명은 생략하기로 한다.
상기 제2 실시예에 의한 구조는 각각의 주, 보조 측면 전극들을 개별적으로 동작시킴으로써 하나의 플로팅 게이트층에 대한 쓰기 동작시 1개의 전극에 대한 1개의 정보 저장 단계를 부여할 수 있다. 즉, 현재 쓰기 전압의 조절을 통해서 이루어지는 멀티 레벨 셀(Multy Level Cell, MLC) 동작을 디지털화해서 정확하게 동작시킬 수 있는 이점이 있다.
상술한 바와 같이 본 발명에 따르면, 다수의 층으로 구성되는 주, 보조 측면 전극들을 형성함으로써 비휘발성 메모리 소자를 제조할 수 있다. 상기의 과정을 통하여 높은 집적도와 고성능의 비휘발성 메모리 소자가 구현된다. 또한 메모리 구조에 있어서 기존의 플로팅 게이트 구조를 그대로 사용함으로써 신뢰성을 높일 수 있으며, 완전히 분리된 각각의 플로팅 게이트를 주, 보조 측면 전극들이 둘러싸고 있는 형태로 제조하여 메모리 동작의 효율성을 극대화할 수 있다. 또한 각각의 주, 보조 측면 전극들을 층간 절연막으로 분리시킬 경우 기존의 전압 변화에 의한 MLC 기법에 비해서 훨씬 정확한 MLC 동작을 수행할 수 있다.
10: 기판 20: 하부 전극
31, 32, 33, 34, 35, 141, 142. 143, 144, 145, 146, 147, 148: 층간 절연막들
41a, 41b, 42a, 42b, 43a, 43b, 44a, 44b: 보조 측면 전극들
51, 52, 53, 54: 주 측면전극들
60: 하드 마스크막 70: IPD막
80: 플로팅 게이트층 90: 가변 절연막
100: 수직 채널 영역 110: 보호막
120: 상부 전극 130: 측면 전극용 컨택
150: 제1 컨택 플러그 160: 제2 컨택 플러그
170: 포토레지스트 패턴
31, 32, 33, 34, 35, 141, 142. 143, 144, 145, 146, 147, 148: 층간 절연막들
41a, 41b, 42a, 42b, 43a, 43b, 44a, 44b: 보조 측면 전극들
51, 52, 53, 54: 주 측면전극들
60: 하드 마스크막 70: IPD막
80: 플로팅 게이트층 90: 가변 절연막
100: 수직 채널 영역 110: 보호막
120: 상부 전극 130: 측면 전극용 컨택
150: 제1 컨택 플러그 160: 제2 컨택 플러그
170: 포토레지스트 패턴
Claims (13)
- 기판 내부에 형성된 하부 전극;
상기 기판 상에 형성되며, 측면 방향으로 평행하게 확장되되 단차진 단부를 구비하는 다수 개의 주 측면 전극들 및 다수 개의 보조 측면 전극들;
상기 주 측면 전극들 및 상기 보조 측면 전극들을 관통하여 형성된 개구부에 의해 노출된 상기 주 측면 전극들을 수평방향으로 식각하여 형성된 측벽을 따라 개재되는 IPD막;
상기 IPD막의 측면에 형성되고, 상기 수평방향으로 식각된 주 측면 전극들의 개방 공간을 매립하도록 형성되는 플로팅 게이트층;
상기 플로팅 게이트층의 측면에 형성되고, 상기 플로팅 게이트층과 접촉하도록 일체로 형성되는 가변 절연막; 및
상기 가변 절연막의 측면에 형성되고, 상기 주 측면 전극들 및 상기 보조 측면 전극들을 관통하여 형성된 개구부에 의해 개방된 공간을 매립하는 수직 채널 영역을 포함하고,
상기 주 측면 전극들과 상기 보조 측면 전극들은 서로 다른 식각비를 가지는 도전성 물질을 함유하는 비휘발성 메모리 소자. - 삭제
- 제1항에 있어서,
상기 주 측면 전극들은 폴리 실리콘을 함유하며, 상기 보조 측면 전극들은 티타늄(Ti), 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au) 및 백금(Pt) 중에서 선택되는 적어도 어느 하나를 함유하는 비휘발성 메모리 소자. - 제1항에 있어서,
상기 주 측면 전극들 및 상기 보조 측면 전극들은, 두 개의 보조 측면 전극들 사이에 개재되는 하나의 주 측면 전극을 포함하는 한 쌍의 구조체로 형성되고, 상기 한 쌍의 구조체의 상부와 하부에 각각 형성되는 층간 절연막을 더 포함하는 비휘발성 메모리 소자. - 제4항에 있어서,
상기 층간 절연막을 기준으로 하부에 배치되는 구조체는 상부에 배치되는 구조체에 비해 넓은 면적을 가지는 비휘발성 메모리 소자. - 제1항에 있어서,
상기 IPD막은 실리콘 산화막(SiO2), 실리콘 질화막(SixNy), 또는 이들이 교대로 적층된 다층 박막인 비휘발성 메모리 소자. - 제1항에 있어서,
상기 플로팅 게이트층은 폴리 실리콘층이며, 상기 IPD막을 사이에 두고 상기 주 측면 전극들 및 상기 보조 측면 전극들에 의해 둘러싸인 형태로 형성되는 비휘발성 메모리 소자. - 기판 내부에 형성된 하부 전극;
상기 기판 상에 형성되며, 측면 방향으로 평행하게 확장되되, 단차진 단부를 구비하는 다수 개의 주 측면 전극들 및 다수 개의 보조 측면 전극들;
상기 주 측면 전극들 각각을 분리시키고, 상기 보조 측면 전극들 각각을 분리시키는 층간 절연막;
상기 주 측면 전극들, 상기 보조 측면 전극들 및 상기 층간 절연막을 관통하여 형성된 개구부에 의해 노출된 상기 주 측면 전극들 각각을 수평방향으로 식각하여 형성된 측벽을 따라 개재되는 IPD막;
상기 IPD막의 측면에 형성되고, 상기 수평방향으로 식각된 주 측면 전극들 각각의 개방 공간을 매립하도록 형성되는 플로팅 게이트층;
상기 플로팅 게이트층의 측면에 형성되고, 상기 플로팅 게이트층과 접촉하도록 일체로 형성되는 가변 절연막; 및
상기 가변 절연막의 측면에 형성되고, 상기 주 측면 전극들, 상기 보조 측면 전극들 및 상기 층간 절연막을 관통하여 형성된 개구부에 의해 개방된 공간을 매립하는 수직 채널 영역을 포함하고,
상기 주 측면 전극들과 상기 보조 측면 전극들은 서로 다른 식각비를 가지는 도전성 물질을 함유하는 비휘발성 메모리 소자. - 제8항에 있어서,
상기 다수 개의 주 측면 전극들 및 보조 측면 전극들은 상기 층간 절연막에 의하여 각각 분리되어 개별 동작이 가능한 비휘발성 메모리 소자. - 삭제
- 제8항에 있어서,
상기 주 측면 전극들은 폴리 실리콘을 함유하며, 상기 보조 측면 전극들은 티타늄(Ti), 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au) 및 백금(Pt) 중에서 선택되는 적어도 어느 하나를 함유하는 비휘발성 메모리 소자. - 제8항에 있어서,
상기 IPD막은 실리콘 산화막(SiO2), 실리콘 질화막(SixNy), 또는 이들이 교대로 적층된 다층 박막인 비휘발성 메모리 소자. - 제8항에 있어서,
상기 플로팅 게이트층은 폴리 실리콘층이며, 상기 IPD막을 사이에 두고 상기 주 측면 전극들 및 상기 보조 측면 전극들에 의해 둘러싸인 형태로 형성되는 비휘발성 메모리 소자.
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