KR20080033130A - 실리사이드 공정 전에 스페이서 제거 - Google Patents

실리사이드 공정 전에 스페이서 제거

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KR20080033130A
KR20080033130A KR1020070103243A KR20070103243A KR20080033130A KR 20080033130 A KR20080033130 A KR 20080033130A KR 1020070103243 A KR1020070103243 A KR 1020070103243A KR 20070103243 A KR20070103243 A KR 20070103243A KR 20080033130 A KR20080033130 A KR 20080033130A
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Abstract

집적 회로 트랜지스터의 제조 방법은 기판 상에 게이트 도전체를 형성하고, 연속적으로 게이트 도전체의 측벽 상에 스페이서 및 게이트 도전체의 상면에 게이트 캡핑막을 형성한다. 기판 내에 소자 분리 영역을 형성하고, 게이트 도전체 및 스페이서에 의해 보호되지 않은 기판의 노출된 영역 내에 불순물을 주입하는 방법으로 소스/드레인 영역을 형성한다. 이어서, 게이트 도전체, 스페이서 및 소스/드레인 영역 상에 마스크를 증착한다. 이어서, 게이트 도전체의 상면보다 낮고 소스/드레인 영역보다 높게 리세스하여 스페이서의 일부를 노출시키고 소스/드레인 영역과 소자 분리 영역은 마스크로 보호한다. 이어서, 스페이서 및 게이트 상면의 캡핑막을 안전하게 제거하고, 마스크에 의해 보호되는 소스/드레인 영역과 소자 분리 영역은 손상을 입지 않는다. 이어서, 마스크를 제거하고, 게이트 도전체 및 소스/드레인 영역 상에 실리사이드 영역을 형성한다.

Description

실리사이드 공정 전에 스페이서 제거{PRE-SILICIDE SPACER REMOVAL}
본 발명은 트랜지스터를 제조하는 방법에 관한 것으로 보다 상세하게는 실리사이드막을 형성하기 전에 측벽 스페이서를 제거하는 방법에 관한 것이다.
게이트 측벽 스페이서는 트랜지스터에서 일반적으로 소스/드레인 영역을 구분하고, 소자 채널 영역과 실리사이드막을 이격시키기 위해 사용된다. 소자 채널 영역과 실리사이드 막의 간격은 얕은 확장 이온주입(Shallow extension implant)으로 연결된다. 실리사이드를 형성할 때에 스페이서가 남아있는 것은 후속 공정에 영향을 미칠 수 있다. 예를 들어, 스페이서가 남아있을 경우 콘택이 형성 될 수 있는 공간이 서로 인접한 게이트들 사이에 충분하게 남아있지 않는다. 또한 스페이서가 스트레스 라이너와 소자 채널 사이에 남아있어서 채널에 스트레스가 인가되는 것을 제한한다.
실리사이드를 형성한 후에 질화막 스페이서를 단순히 제거하는 방법은 질화막을 제거하는 식각액이 실리사이드를 손상시키는 문제가 있다. 실리사이드 상에 희생 질화막을 먼저 증착하는 방법은 게이트 측벽에서 부가적인 질화막 및 스페이서를 제거하는 식각 시간이 길어지므로 실리사이드를 보호하려는 효과가 반감된다. 결과적으로 실리사이드의 손상은 희생 질화막을 사용하지 않을 때와 같거나 오히려 더 심하게 된다.
더구나, 게이트 캡핑 질화막은 임베디드 실리콘게르마늄(eSiGe) 공정에서 게이트 폴리실리콘 상에 에피택셜 실리콘게르마늄(SiGe) 증착을 막기 위해 필요하다. 이러한 캡핑 질화막을 제거하여 실리콘 및 실리콘게르마늄을 노출하면 질화막 식각액이 실리콘 및 실리콘게르마늄과 선택비가 작기 때문에, 실리콘 및 실리콘게르마늄의 리세스를 컨트롤할 수 없다.
본 발명이 해결하고자 하는 과제는 실리사이드막을 형성하기 전에 측벽 스페이서를 제거하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에서는 집적 회로 트랜지스터를 형성하는 방법을 제공한다. 그 방법은 기판 상에 게이트 도전체를 형성하고, 연속적으로 게이트 도전체의 측벽 상에 스페이서(예를 들어, 질화막) 및 게이트 도전체의 상면에 게이트 캡핑막을 형성한다. 소자 분리 영역은 기판 내에 및 기판 상에 상기 구조물을 형성하기 전에 또는 후에 기판 내에(게이트 도전체 하부의 채널 영역과 반대되는 소스/드레인에 인접하여) 형성된다. 이어서, 게이트 도전체 및 스페이서에 의해 보호되지 않은 기판의 노출된 영역 내에 불순물을 주입하는 방법으로 소스/드레인 영역을 형성한다.
이어서, 게이트 도전체, 스페이서 및 소스/드레인 영역 상에 마스크를 증착한다. 이어서, 게이트 도전체의 상면보다 낮고 소스/드레인 영역보다 높은 높이로 리세스하여 스페이서의 일부를 노출시키고 소스/드레인 영역과 소자 분리 영역은 마스크로 보호한다. 이어서 스페이서 및 게이트 상면의 캡핑막을 안전하게 제거하고, 마스크에 의해 보호되는 소스/드레인 영역과 소자 분리 영역은 손상을 입지 않는다. 이어서, 마스크를 제거하고, 게이트 도전체 및 소스/드레인 영역 상에 실리사이드 영역을 형성한다. 따라서, 실리사이드화된 게이트 도전체 및 소스/드레인 영역을 가지며 게이트 도전체의 측면에 스페이서가 없는 구조물이 형성된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기한 바와 같은 집적 회로 트랜지스터를 형성하는 방법에 따르면 실리사이드막을 형성하기 전에 스페이서를 제거함으로써, 실리사이드막이 스페이서를 제거하는 공정에서 손상되는 것을 방지할 수 있다. 또한, 스페이서를 제거할 때에 마스크로 소스/드레인 영역과 소자 분리 영역을 덮고 있기 때문에, 소스/드레인 영역과 소자 분리 영역이 손상되는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 집적 회로 트랜지스터의 형성 방법에서 부분적으로 완성된 트랜지스터 구조의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 집적 회로 트랜지스터의 형성 방법에서 부분적으로 완성된 트랜지스터 구조의 개략적인 단면도이다.
도 3은 본 발명의 일 실시예에 따른 집적 회로 트랜지스터의 형성 방법에서 부분적으로 완성된 트랜지스터 구조의 개략적인 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
하나의 소자(elements)가 다른 소자와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 3에 도시된 바와 같이, 본 발명의 일 실시예에서는 집적 회로 트랜지스터(100)를 형성하는 방법이 제공된다. 도 1에 도시된 바와 같이, 기판(102) 상에 게이트 산화막(118)을 형성하고, 게이트 산화막(118)상에 게이트 도전체(116)를 형성한다. 게이트 도전체(116) 측벽에 절연체(112)를 형성한다. 여기서, 다른 제조 공정에 의하면 채널, 할로(halo) 또는 소스/드레인 확장 영역(114)에 다양한 이온 주입 공정을 실시할 수 있다. 이어서, 게이트 도전체(116)의 측벽에 스페이서(122)(예를 들어, 질화막)를 형성하고, 게이트 도전체(116)의 상면에 게이트 캡핑막(120)(예를 들어, 질화막)을 형성한다.
도 1을 다시 참조하면, 기판(102) 내에 및 기판(102) 상에 상기 구조를 형성하기 전에 또는 후에 기판(102) 내에 소자 분리 영역(104)을 형성한다(게이트 도전체(116) 하부의 채널과 반대되는 소스/드레인 영역(110)에 인접하여 형성됨). 이어서, 게이트 도전체(116) 및 스페이서(122)에 의해 보호되지 않은 기판(102)의 노출된 영역 내에 불순물을 주입하여 소스/드레인 영역(110)을 형성한다.
이어서, 게이트 도전체(116), 스페이서(122) 및 소스/드레인 영역(110) 상에 마스크(130)를 증착한다. 이어서, 도 1에 도시된 바와 같이 게이트 도전체(116)의 상면보다 낮고 소스/드레인 영역(110)보다 높은 높이로 마스크(130)를 리세스하여, 게이트 캡핑막(120) 및 스페이서(122)의 일부를 노출하고 소스/드레인 영역(110)은 마스크로 보호한다. 도 2에 도시된 바와 같이, 스페이서(122) 및 게이트 캡핑막(120)을 제거하는 공정시 마스크(130)에 의해 보호되는 소스/드레인 영역(110)과 소자 분리영역(104)은 손상이 없게 된다. 이어서, 도 3을 참조하면, 마스크(130)를 제거하고, 게이트 도전체(116)의 상면 및 소스/드레인 영역(110) 상에 실리사이드 영역(132)을 형성한다. 절연체(112)(예를 들어, 산화막)는 게이트 도전체(116)의 측벽이 실리사이드화 되는 것을 방지한다.
실리사이드화된 게이트 도전체(116) 및 소스/드레인 영역(110)을 구비하고 게이트 도전체(116) 측면에 스페이서가 없는 구조물이 형성된다. 도 3에 도시된 구조물에는 추가적인 이온 주입 공정, 콘택, 절연체 등의 형성 공정 등의 부가적인 공정을 진행할 수 있다.
위에서 언급한 바와 같이, 게이트 캡핑 질화막(120)은 임베디드 SiGe(eSiGe) 공정에서 게이트 폴리실리콘(116) 상에 에피택셜 SiGe 증착을 막기 위해 필요하다. 이러한 캡핑 질화막(120)을 제거하여 실리콘 및 eSiGe를 노출시키면, 질화막 식각액의 선택비가 실리콘 및 SiGe에 대해 크지 않기 때문에 실리콘 및 eSiGe가 리세스될 수 있다. 본 발명은 마스크(130)로 실리콘 및 소스/드레인 영역(110)의 SiGe 영역 및 소자 분리 영역(104)을 보호하여 이러한 문제를 해결한다. 더구나, 스페이서(122) 및 게이트 캡핑막(120)의 질화막을 식각한 후에 실리사이드(132)가 형성되기 때문에, 실리사이드 영역(132)이 식각에 의해 손상되거나 침식되지 않는다.
본 발명에 있어서, 공간적으로 상대적인 용어인 "상부(top)", "위(above)", "상(over)", "바닥(bottom)", "아래(below)", "아래(under)", "수평의(horizontal)", "수직의(vertical)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
다양한 물질층의 제거 및 형성/증착에서 사용되는 공정 기술 및 물질들은 미국특허번호 7,105,429; 7,064,071; 6,437,377; 6,284,669; 및 6,521,540, 미국공개번호 2006/0125051; 2006/0108606; 및 2006/0046449에 개시되어 있으므로, 그러한 공정의 자세한 내용은 본 발명에서 자세히 기재하지 않는다. 또한, 본 발명은 상기 인용문헌에 개시되었으나 본 명세서에서 언급하지 않은 단계 또는 구조 등을 더 포함할 수 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (6)

  1. 기판 상에 게이트 도전체를 형성하고,
    상기 게이트 도전체의 양 측벽에 스페이서를 형성하고,
    상기 게이트 도전체 및 상기 스페이서에 의해 보호되지 않은 상기 기판의 노출된 영역에 불순물을 주입하여 소스/드레인 영역을 형성하고,
    상기 게이트 도전체, 상기 스페이서 및 상기 소스/드레인 영역 상에 마스크를 증착하고,
    상기 게이트 도전체의 상면보다 낮은 높이로 상기 마스크를 리세스하여 상기 스페이서의 일부를 노출하고 상기 소스/드레인 영역이 상기 마스크에 의해 보호되도록 하고,
    상기 스페이서를 제거하고,
    상기 마스크를 제거하고,
    상기 게이트 도전체 및 상기 소스/드레인 영역 상에 실리사이드 영역을 형성하는 것을 포함하는 집적 회로 트랜지스터의 형성 방법.
  2. 제 1항에 있어서,
    상기 게이트 도전체 상에 게이트 캡핑막을 형성하는 것을 더 포함하고,
    상기 게이트 캡핑막은 상기 스페이서를 제거할 때에 동시에 제거되는 집적 회로 트랜지스터의 형성 방법.
  3. 제 1항에 있어서,
    상기 소스/드레인 영역에 인접한 상기 기판 내에 소자 분리 영역을 형성하는 것을 더 포함하고,
    상기 마스크는 상기 스페이서를 제거하는 동안 상기 소자 분리 영역을 보호하는 집적 회로 트랜지스터의 형성 방법.
  4. 기판 상에 게이트 도전체를 형성하고,
    상기 게이트 도전체의 양 측벽에 질화막 스페이서를 형성하고,
    상기 게이트 도전체 및 상기 질화막 스페이서에 의해 보호되지 않은 상기 기판의 노출된 영역 내에 불순물을 주입하여 소스/드레인 영역을 형성하고,
    상기 게이트 도전체, 상기 질화막 스페이서 및 상기 소스/드레인 영역 상에 마스크를 증착하고,
    상기 게이트 도전체의 상면보다 낮은 높이로 상기 마스크를 리세스하여 상기 질화막 스페이서의 일부를 노출하고 상기 소스/드레인 영역이 상기 마스크에 의해 보호되도록 하고,
    상기 질화막 스페이서를 제거하고,
    상기 마스크를 제거하고,
    상기 게이트 도전체 및 상기 소스/드레인 영역 상에 실리사이드 영역을 형성하는 것을 포함하는 집적 회로 트랜지스터의 형성 방법.
  5. 제 4항에 있어서,
    상기 게이트 도전체 상에 질화막 게이트 캡핑막을 형성하는 것을 더 포함하고,
    상기 게이트 캡핑막은 상기 질화막 스페이서를 제거할 때에 동시에 제거되는 집적 회로 트랜지스터의 형성 방법.
  6. 제 4항에 있어서,
    상기 소스/드레인 영역에 인접한 상기 기판 내에 소자 분리 영역을 형성하는 것을 더 포함하고,
    상기 마스크는 상기 질화막 스페이서를 제거하는 동안 상기 소자 분리 영역을 보호하는 집적 회로 트랜지스터의 형성 방법.
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