JP5123488B2 - 直列連結構造の抵抗ノードを有するメモリ素子 - Google Patents

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Description

本発明は、半導体メモリ素子に係り、特に、抵抗ノードを備える不揮発性メモリ素子に関する。また、本発明は、抵抗メモリ素子または抵抗メモリ素子と他のメモリ素子とが結合された構造も含む。
不揮発性メモリ素子は、トランジスタのしきい電圧遷移を利用するものと、電荷移動を利用するものと、抵抗変化を利用するものとに大別される。しきい電圧遷移を利用するものとしては、浮遊ゲートをストレージノードとして利用するフラッシュメモリと、電荷トラップをストレージノードとして利用するＳＯＮＯＳメモリとがある。電荷移動を利用するものとしては、ナノクリスタルまたはポリマーの強誘電体メモリ（ＦＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｍｄｏｎ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。また、抵抗変化を利用するものとしては、磁気メモリ（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ ＲＡＭ）、相転移メモリ（ＰＲＡＭ：Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）及び複合金属酸化膜を抵抗ノードとして利用する抵抗メモリ（ＲＲＡＭ：Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ）がある。
例えば、非特許文献１には、抵抗メモリで使われる抵抗ノードの特性が説明されている。非特許文献１は、抵抗ノードとして０．２ａｔ．％のＣｒがドーピングされたＳｒＺｒＯ３層を例として説明している。
図１を参照すれば、抵抗ノードの両端にスウィーピング電圧（ｓｗｅｅｐｉｎｇ ｖｏｌｔａｇｅ：掃引電圧）を印加するにつれて、抵抗ノードの抵抗が変わるということが分かる。抵抗ノードは、図１（ａ）に示したように、初期に高抵抗（Ｒ＝６０６ｋΩ）状態を示し、図１（ｂ）に示したように、電圧が−８Ｖ以下に降下するにつれて低抵抗（Ｒ＝１０．５ｋΩ）状態に変化する。図面の左側の電子ビーム誘導電流（Ｅｌｅｃｔｒｏ−Ｂｅａｍ Ｉｎｄｕｃｅｄ Ｃｕｒｒｅｎｔ：ＥＢＩＣ）の写真で、白色の点は、導電経路を表す。ＥＢＩＣ写真を参照すれば、抵抗ノードが高抵抗状態から低抵抗状態に変化するにつれて、導電経路となる白色の点がさらに大きくなるか、または新たに増大したということが分かる（矢印で表示された白色の点を参照）。すなわち、前述した非特許文献１の実験結果から、抵抗ノードを通じた電流量の変化、すなわち抵抗ノードの抵抗の変化時、導電経路は、抵抗ノードの全面に均一に形成されず、局部的に形成されるということが分かる。
図２は、二つの電極５０、６０の間に介在された抵抗ノード７０を通じた導電経路８０を図式化した図面である。図２を参照すれば、抵抗ノード７０を通じた導電経路８０は、前述した非特許文献１の実験結果から分かるように、局部的なフィラメント形状になる。しかし、図３を参照すれば、抵抗ノード７０が長く直列連結された場合、例えば、ＮＡＮＤ構造の場合、このようなフィラメント形状の導電経路８０は、抵抗ノード７０の長手方向に連続することができずに断切される。この場合、導電経路８０が断切された抵抗ノード領域Ｈは、高抵抗領域となる。この結果、全体抵抗ノード７０は、低抵抗状態に容易に変化することができないため、抵抗ノード７０が直列に連結されたＮＡＮＤまたはＡＮＤ構造の抵抗メモリ素子を一度にブロック単位で動作させる場合に問題が発生する。
Ｃ．Ｒｏｓｓｅｌら，"Ｅｌｅｃｔｒｉｃａｌ ｃｕｒｒｅｎｔ ｄｉｓｔｒｉｂｕｔｉｏｎ ａｃｒｏｓｓ ａ ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ ｓｔｒｕｃｔｕｒｅ ｄｕｒｉｎｇ ｂｉｓｔａｂｌｅ ｓｗｉｔｃｈｉｎｇ"，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．９０／６，２８９２（２００１）
本発明は上記問題を解決するために成されたものであり、ブロック単位の動作が可能で、さらに、選択的に電荷保存ノードとハイブリッド結合が可能な直列連結構造の抵抗ノードを有するメモリ素子を提供することを目的とする。
前記目的達成するための本発明に係る直列連結構造の抵抗ノードを有するメモリ素子は、第１端子及び第２端子を有し、前記第１端子と前記第２端子との間に印加される電圧によって可変抵抗特性を有する複数の抵抗ノードと、一つの前記抵抗ノードの第１端子と他の前記抵抗ノードの第２端子との間に介在され、それぞれの前記抵抗ノードを直列に連結し、前記抵抗ノードより低い抵抗を有する金属プラグと、それぞれの前記抵抗ノードに対応して備えられ、第１端子、第２端子、及び前記第１端子と前記第２端子との間の電流フローを制御することができる第３端子を有する制御素子と、一つの前記制御素子の前記第１端子と他の前記制御素子の前記第２端子とを連結して、一つの前記制御素子と他の前記制御素子とを直列的に連結するビットラインと、前記ビットラインと前記金属プラグとの間に介在されて、前記ビットラインと前記金属プラグとの間の電流フローを開閉することができるスイッチ素子と、前記制御素子の前記第３端子と連結されたワードラインと、を備え、一つの前記抵抗ノードとそれに対応する一つの前記制御素子、当該一つの前記抵抗ノードと当該一つの前記制御素子とを連結する一つの前記スイッチ素子、及び当該一つの前記抵抗ノードと当該一つの前記スイッチ素子との間を連結する一つの前記金属プラグによって一つの単位セルを形成し、当該単位セルが前記ビットラインおよび前記ワードラインによって複数連結されていることを特徴とする。
また、前記目的達成するための本発明に係る直列連結構造の抵抗ノードを有するメモリ素子は、第１端子及び第２端子を有し、前記第１端子と前記第２端子との間に印加される電圧によって可変抵抗特性を有する複数の抵抗ノードと、一つの前記抵抗ノードの前記第１端子と他の前記抵抗ノードの前記第２端子との間に介在され、前記抵抗ノードを直列に連結し、前記抵抗ノードより低い抵抗を有する金属プラグと、それぞれの前記抵抗ノードに対応して備えられ、電荷保存が可能な電荷保存ノードと、前記電荷保存ノードに対応して備えられるソース、ドレイン、及び制御ゲートと、一つの前記電荷保存ノードに対応する前記ソースと他の前記電荷保存ノードに対応する前記ドレインとを順次に連結するビットラインと、前記ビットラインと前記金属プラグとの間に介在され、前記ビットラインと前記金属プラグとの間の電流フローを開閉することができるスイッチ素子と、前記制御ゲートと連結されたワードラインと、を備え、一つの前記抵抗ノードとそれに対応する一つの前記電荷保存ノード、当該一つの前記抵抗ノードと当該一つの前記電荷保存ノードとを連結する一つの前記スイッチ素子、及び当該一つの前記抵抗ノードと当該一つの前記スイッチ素子との間を連結する一つの前記金属プラグによって一つの単位セルを形成し、当該単位セルが前記ビットラインおよび前記ワードラインによって複数連結されていることを特徴とする。
また、前記目的達成するための本発明に係る直列連結構造の抵抗ノードを有するメモリ素子は、第１端子及び第２端子を有し、前記第１端子と前記第２端子との間に印加される電圧によって可変抵抗特性を有する複数の抵抗ノードと、一つの前記抵抗ノードの前記第１端子と他の前記抵抗ノードの前記第２端子との間に介在されて前記抵抗ノードを直列に連結し、前記抵抗ノードより低い抵抗を有する金属プラグと、それぞれの前記抵抗ノードに対応して備えられ、エミッタ、コレクタ、及びベースを備えるバイポーラトランジスタと、一の前記バイポーラトランジスタの前記エミッタと他の前記バイポーラトランジスタの前記コレクタとを連結して前記バイポーラトランジスタを直列に連結するビットラインと、前記ビットラインと前記金属プラグとの間に介在されて、前記ビットラインと前記金属プラグとの間の電流フローを開閉することができるスイッチ素子と、前記バイポーラトランジスタのベースと連結されたワードラインと、を備え、一つの前記抵抗ノードとそれに対応する一つの前記バイポーラトランジスタ、当該一つの前記抵抗ノードと当該一つの前記バイポーラトランジスタとを連結する一つの前記スイッチ素子、及び当該一つの前記抵抗ノードと当該一つの前記スイッチ素子との間を連結する一つの前記金属プラグによって一つの単位セルを形成し、当該単位セルが前記ビットラインおよび前記ワードラインによって複数連結されていることを特徴とする。
また、前記抵抗ノードは、Ｎｂ２Ｏ５、ＣｒでドーピングされたＳｒＴｉＯ３、ＺｒＯｘ、ＧＳＴ（ＧｅＳｂｘＴｅｙ）、ＮｉＯ、ＴｉＯ２、またはＨｆＯから形成される。
また、前記抵抗ノードは、ＮＡＮＤ構造またはＡＮＤ構造で連結される。
本発明によるメモリ素子を利用すれば、従来のメモリ素子よりも低い消去電圧で抵抗ノードをブロック単位で一括的に消去することができる。
以下、添付した図面を参照して本発明の一実施の形態に係る直列連結構造の抵抗ノードを有するメモリ素子を詳細に説明する。なお、図面での構成要素は、その形状や寸法を誇張して示しているが、これは発明の内容の理解を容易にするためである。
図４を参照して、本実施形態に係るメモリ素子１００を説明する。
メモリ素子１００は、直列に連結された複数の抵抗ノード１１０、ビットラインＢＬとワードラインＷＬとに連結された制御素子１４０、及びビットラインＢＬと抵抗ノード１１０とを連結するスイッチ素子１３０及び金属プラグ１２０を備える。
具体的には、抵抗ノード１１０は、それぞれ両側に二つの端子Ｎ１，Ｎ２を有する。
金属プラグ１２０は、一の抵抗ノード１１０の第１端子Ｎ１が他の抵抗ノードの第２端子Ｎ２と連結されるように、二つの抵抗ノード１１０の間にそれぞれ介在されている。これにより、抵抗ノード１１０の間に金属プラグ１２０を介在して、一の抵抗ノード１１０と、他の抵抗ノード１１０とを直列的に連結する。金属プラグ１２０は、それぞれスイッチ素子１３０に連結され、制御素子１４０のソースＳ及びドレインＤは、それぞれスイッチ素子１３０に連結される。ビットラインＢＬは、スイッチ素子１３０及びソースＳに連結され、またドレインＤ及びスイッチ１３０に連結される。すなわち、ビットラインＢＬは、一の制御素子１４０のドレインＤと、当該一の制御素子に隣接する他の制御素子１４０のソースＳとを連結する。ワードラインＷＬは、制御素子１４０のゲートＧにそれぞれ連結されている。
したがって、ビットラインＢＬから始まってスイッチ素子１３０、金属プラグ１２０、抵抗ノード１１０、金属プラグ１２０及びスイッチ素子１３０を経て、再びビットラインＢＬに戻る第１回路が形成される。また、ビットラインＢＬから始まってソースＳ及びドレインＤを経て、再びビットラインＢＬに戻る第２回路が形成される。ここで、スイッチ素子１３０及びゲートＧは、後述するように、前記第１回路及び前記第２回路を、選択または制御する機能を有する。
メモリ素子１００において、一の抵抗ノード１１０及びそれに対応する一の制御素子１４０、抵抗ノード１１０と制御素子１４０とを連結するスイッチ素子１３０及び金属プラグ１２０は、一つの単位セルを形成する。すなわち、メモリ素子１００は、前記単位セルが直列に連結された構造、例えば、ＮＡＮＤ構造またはＡＮＤ構造を有する。たとえ、図面には一つのビットラインＢＬのみが示されているとしても、このようなビットラインＢＬが複数個配列されていても良い。
さらに具体的には、制御素子１４０は、それぞれの抵抗ノード１１０に対応して備えられ、第１端子（ソースＳ）、第２端子（ドレインＤ）、及び前記第１端子（ソースＳ）と前記第２端子（ドレインＤ）との間の電流フローを制御することができる第３端子（ゲートＧ）を有する。制御素子１４０は、例えば、ソースＳ、ドレインＤ、及びゲートＧ端子を有するＭＯＳトランジスタであることができる。ＭＯＳトランジスタ１４０は、ゲートＧに印加される電圧を調節して、ソースＳとドレインＤとの間に導電通路であるチャンネル（図示せず）を形成することができる。前記チャンネルが形成された場合、ＭＯＳトランジスタ１４０のソースＳ及びドレインＤは、電気的に連結される。ＭＯＳトランジスタ１４０は、ｎ型チャンネルを有するＮＭＯＳまたはｐ型チャンネルを有するＰＭＯＳであることができる。
また、制御素子１４０は、電荷保存ノード（図６の参照番号１５５）を有するフラッシュメモリまたはＳＯＮＯＳメモリの単位セルであることができる。フラッシュメモリは、浮遊ゲート、例えば、ポリシリコン層を電荷保存ノードとして利用し、ＳＯＮＯＳメモリは、電荷トラップ層、例えばシリコン窒化膜層を電荷保存ノードとして利用することができる。この場合、メモリ素子１００は、抵抗ノード１１０及び電荷保存ノード（図６の参照番号１５５）の異なる２つの形態のストレージノードをハイブリッド結合した構造を有する。これについては、図９でさらに詳細に説明する。
図６を参照して、図４のメモリ素子１００の一つの例示的な構造１００ａを説明する。図４の制御素子１４０は、電荷保存ノード１５５を備えるフラッシュメモリまたはＳＯＮＯＳメモリの単位セルを例示的に示している。図４の制御素子１４０は、半導体基板１０５に形成されたソースＳ及びドレインＤ、半導体基板１０５上の第１絶縁膜１５０、電荷保存ノード１５５、第２絶縁膜１６０、及び制御ゲート電極１６５を備える。制御素子１４０については、当業者が容易に理解することができるので、詳細な説明は省略する。
スイッチ素子１３０は、ソースＳ及びドレインＤの上部に形成され、スペーサ絶縁膜１７５によって電荷保存ノード１５５及び制御ゲート電極１６５と絶縁されている。抵抗ノード１１０は、制御ゲート電極１６５上の第３絶縁膜１７０上に形成され、金属プラグ１２０は、スイッチ素子１３０上に形成される。金属プラグ１２０は、抵抗ノード１１０とスイッチ素子１３０とを連結しており、また、抵抗ノード１１０の間を連結している。これにより、抵抗ノード１１０は、直列に連結される。金属プラグ１２０は、抵抗ノード１１０より抵抗の低い金属、例えば、Ｗ、Ａｌ、Ｔｉ、Ｐｔ、Ｒｕ、Ｃｕ、またはＣｏから形成することができる。メモリ素子の構造１００ａは、抵抗ノード１１０及び制御素子１４０のＮＡＮＤまたはＡＮＤ構造であることができる。
図７を参照して、スイッチ素子１３０についてさらに詳細に説明する。スイッチ素子１３０の両端に印加された電圧が絶対値を基準として臨界電圧（すなわち、−Ｖｔｈ〜Ｖｔｈ）以下である場合には、スイッチ素子１３０を通じて電流がほとんど流れない。しかし、印加電圧が絶対値を基準として臨界電圧より大きくなれば（−Ｖｔｈ以下であるか、またはＶｔｈ以上である場合）電流が急激に増加する。すなわち、スイッチ素子１３０は、整流ダイオードとして利用することができる。したがって、スイッチ素子１３０は、ビットラインＢＬから抵抗ノード１１０へ流れる電流を制御する役割を行うことができる。スイッチ素子１３０は、遷移金属酸化膜（Ｔｒａｎｓｉｔｉｏｎ Ｍｅｔａｌ Ｏｘｉｄｅ：ＴＭＯ）、例えば、Ｖ２Ｏ５またはＴｉＯから形成することができる。
以下、抵抗ノード１１０についてさらに詳細に説明する。抵抗ノード１１０は、印加される電圧によって抵抗が変わる抵抗状態変化保存物質であることができる。例えば、抵抗ノード１１０は、Ｎｂ２Ｏ５、ＣｒでドーピングされたＳｒＴｉＯ３、ＺｒＯｘ、ＧＳＴ（ＧｅＳｂｘＴｅｙ）、ＮｉＯ、ＴｉＯ２またはＨｆＯから形成されることができる。
図８を参照すれば、抵抗ノード１１０に初期電圧が印加されれば（経路１０）、ある臨界電圧、例えばＮｉＯの場合、４．５Ｖまでは電流がほとんど流れない。すなわち、抵抗ノード１１０は、高い抵抗値を示す（リセット状態）。しかし、抵抗ノード１１０の間に印加された電圧が臨界電圧を超えれば、電流が急激に増加する。一旦、抵抗ノード１１０の間に臨界電圧以上の電圧が加えられた後、再び０から電圧を印加すれば（経路２０）、高い電流が流れる。すなわち、抵抗ノード１１０は、低い抵抗値を示す（セット状態）。しかし、再びリセット電圧以上に電圧が上昇すれば、電流は急激に減少する（経路３０）。すなわち、抵抗ノード１１０の抵抗が再びリセット状態の高い抵抗値に還元される。以後、電圧を上昇させ続ければ（経路４０）、初期リセット状態と同じ経路を示す。
すなわち、抵抗ノード１１０は、臨界電圧またはリセット電圧を境界として比抵抗が変わり、このような抵抗の変化は、印加電圧がなくなった後にも一定範囲の電圧領域内では維持される。したがって、抵抗ノード１１０は、不揮発性メモリ素子のストレージノードとして利用することができる。
図９を参照して、電荷保存ノード１５５と抵抗ノード１１０とを同時に有するメモリ素子１００の動作をさらに詳細に説明する。直列連結構造、例えば、ＮＡＮＤ構造において、一の抵抗ノード１１０、例えば左側で三番目の抵抗ノード１１０を選択するためには、三番目の抵抗ノード１１０と連結されたスイッチ素子１３０をターンオンさせねばならない。したがって、三番目の抵抗ノード１１０と対応する三番目の制御素子１４０はターンオフさせ、その他の制御素子１４０、例えば一番目、二番目、四番目の制御素子１４０は、何れもターンオンさせる。これにより、ビットラインＢＬを通じて流入された電子または電流が、ソースＳと三番目の抵抗ノード１１０及びドレインＤを連結する回路Ｃ２を通じて流れる。
このとき、抵抗ノード１１０に印加される電圧を調節して、図８で説明したように、抵抗ノード１１０をセット状態またはリセット状態にすることができる。すなわち、抵抗ノード１１０を利用して論理‘０’及び論理‘１’のデータビットを保存できる。一方、抵抗ノード１１０とスイッチ素子１３０とを低抵抗の金属プラグ１２０に連結することにより、抵抗ノード１１０に対するセット状態またはリセット状態に必要な動作電圧を降下させることができる。しかも、抵抗ノード１１０の長さを金属プラグ１２０の長さに短縮させることによって、抵抗ノード１１０内で導電通路として形成されるフィラメント（図１０の参照番号１８０）の開放を防止することもできる。
もし、電荷保存ノード１５５を通じてデータビットを保存するためには、ビットラインＢＬを通じて流入された電子または電流がソースＳとドレインＤとを連結する回路Ｃ１を通じて流れるようにすれば良い。そのためには、選択された三番目の制御素子１４０の制御ゲート１６５に動作電圧、例えばプログラム電圧を印加する。前記プログラム電圧は、制御素子１４０のしきい電圧より高いため、三番目の制御素子１４０はターンオンされる。
抵抗ノード１１０の消去動作は、直列構造、例えばＮＡＮＤまたはＡＮＤ構造のブロック単位で行える。すなわち、制御素子１４０をいずれもターンオフさせ、ビットラインＢＬに抵抗ノード１１０のブロックを消去させることができる電圧を印加する。例えば、一の抵抗ノード１１０の消去に０．５Ｖが必要ならば、３２個の抵抗ノード１１０が連結されたＮＡＮＤ構造を消去するためには、１６Ｖの電圧が必要である。
図１０は、４個の抵抗ノード１１０が直列に連結された構造に対するブロック消去動作が例示的に説明するためのものである。図１０を参照すれば、Ｃ．Ｒｏｓｓｅｌが実験的に示したように、抵抗ノード１１０を通じた電流の流れは、局部的なフィラメント１８０を通じてなされる。このとき、抵抗ノード１１０の間に介在された金属プラグ１２０は、抵抗ノード１１０の間のフィラメント１８０を連結する役割を行う。それと共に、金属プラグ１２０は、フィラメント１８０が生成される核生成場所を提供して、フィラメント１８０をさらに容易に生成させる。
すなわち、抵抗ノード１１０の間に抵抗ノード１１０より抵抗の低い金属プラグ１２０を介在して、低い印加電圧で抵抗ノード１１０をブロック単位で消去することができる。例えば、従来よりもブロック消去電圧を半分以上に降下させることができる。一旦、抵抗ノード１１０の半分ほどを低抵抗の金属プラグ１２０に代替することによって消去電圧を１次に降下させ、加えて、フィラメント１８０を開放させないことによって消去電圧をさらに２次に降下させることができる。
図５を参照して、本発明の他の実施形態に係るメモリ素子２００を説明する。メモリ素子２００は、直列に連結された複数の抵抗ノード２１０、ビットラインＢＬとワードラインＷＬとに連結されたバイポーラトランジスタ２４０、ビットラインＢＬと抵抗ノード２１０とを連結するスイッチ素子２３０及び金属プラグ２２０を備える。
具体的には、抵抗ノード２１０は、それぞれ両側に二つの端子Ｎ１，Ｎ２を有し、金属プラグ２２０は、一の抵抗ノード２１０の第１端子Ｎ１が他の抵抗ノードの第２端子Ｎ２と連結されるように、二つの抵抗ノード２１０の間にそれぞれ介在されている。これにより、金属プラグ２２０を介在して一の抵抗ノード２１０と他の抵抗ノード２１０とを直列的に連結する。
金属プラグ２２０は、それぞれスイッチ素子２３０に連結され、バイポーラトランジスタ２４０のエミッタＥ及びコレクタＣは、それぞれスイッチ素子２３０に連結する。
ビットラインＢＬは、スイッチ素子２３０とエミッタＥとに連結され、またコレクタＣ及びスイッチ２３０に連結される。すなわち、ビットラインＢＬは、一のバイポーラトランジスタ２４０のエミッタＥと当該一のバイポーラトランジスタ２４０に隣接する他のバイポーラトランジスタ２４０のコレクタＣとを連結する。ワードラインＷＬは、バイポーラトランジスタ２４０のベースＢにそれぞれ連結されている。
したがって、ビットラインＢＬから始まってスイッチ素子２３０、金属プラグ２２０、抵抗ノード２１０、金属プラグ２２０及びスイッチ素子２３０を経て再びビットラインＢＬに戻る第１回路が形成される。また、ビットラインＢＬから始まってエミッタＥ、ベースＢ及びコレクタＣを経て再びビットラインＢＬに戻る第２回路が形成される。
メモリ素子２００において、一の抵抗ノード２１０及びそれに対応する一のバイポーラトランジスタ２４０、これら抵抗ノード２１０、バイポーラトランジスタ２４０を連結するスイッチ素子２３０及び金属プラグ２２０は、一つの単位セルを形成する。すなわち、メモリ素子２００は、前記単位セルが直列に連結された構造、例えばＮＡＮＤ構造またはＡＮＤ構造を有する。たとえ、図面には一つのビットラインＢＬが示されているとしても、このようなビットラインＢＬが複数個配列されていても良い。
メモリ素子２００の抵抗ノード２１０、スイッチ素子２３０、及び金属プラグ２２０は、前記一実施の形態によるメモリ素子１００の説明部分を参照することができる。また、抵抗ノード２１０に対するメモリ動作についても、前記一実施の形態によるメモリ素子１００の説明部分を参照して、当業者が容易に実施することができる。但し、前記一実施の形態によるメモリ素子１００では、ゲートＧを通じてソースＳとドレインＤとの間の電流フローを制御したとすれば、メモリ素子２００では、ベースＢを通じてエミッタＥとコレクタＣとの間の電流の流れを制御できるという点で相違がある。
したがって、メモリ素子２００は、一の抵抗ノード２１０を選択して、抵抗ノード２１０をセット状態またはリセット状態に変化させることができる。すなわち、論理‘０’及び論理‘１’のデータビットを保存することができる。すなわち、抵抗ノード２１０を通じて論理‘０’及び論理‘１’のデータビットを保存することができる。また、図１０に示したように、二つの抵抗ノード２１０の間に、抵抗ノード２１０より低い抵抗を有する金属プラグ２２０を介在して、低い印加電圧で抵抗ノード２１０をブロック単位で消去できる。
本発明は、図面に示された実施の形態を参考に説明されたが、これは例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点が理解できる。したがって、本発明の真の技術的範囲は、特許請求の範囲に記載によって決められなければならない。
本発明は、半導体メモリ素子関連の技術分野に適用可能である。
従来の抵抗メモリ素子についての電子ビーム誘導電流によるイメージ及びそれに相応する電流−電圧特性を示す写真及びグラフである。 図１の抵抗メモリ素子のフィラメント形状を示す断面図である。 従来のＮＡＮＤ構造の抵抗メモリ素子のブロック消去動作時の問題点を示す断面図である。 本発明の一実施の形態に係るメモリ素子を示す回路図である。 本発明の他の実施の形態に係るメモリ素子を示す回路図である。 図４のメモリ素子の例示的な構造を示す断面図である。 本発明の一実施の形態に係るメモリ素子のスイッチ素子の電流−電圧特性を示すグラフである。 本発明の一実施の形態に係るメモリ素子の抵抗ノードの電流−電圧特性を示すグラフである。 図６のメモリ素子の動作を説明するための断面図である。 図９のメモリ素子の抵抗ノードに対するブロック消去動作を示す断面図である。
符号の説明
１００ メモリ素子
１１０ 抵抗ノード
１２０ 金属プラグ
１３０ スイッチ素子
１４０ 制御素子
ＢＬ ビットライン
ＷＬ ワードライン
Ｓ ソース
Ｄ ドレイン
Ｇ ゲート

Claims (14)

  1. 第１端子及び第２端子を有し、前記第１端子と前記第２端子との間に印加される電圧によって可変抵抗特性を有する複数の抵抗ノードと、
    一つの前記抵抗ノードの第１端子と他の前記抵抗ノードの第２端子との間に介在され、それぞれの前記抵抗ノードを直列に連結し、前記抵抗ノードより低い抵抗を有する金属プラグと、
    それぞれの前記抵抗ノードに対応して備えられ、第１端子、第２端子、及び前記第１端子と前記第２端子との間の電流フローを制御することができる第３端子を有する制御素子と、
    一つの前記制御素子の前記第１端子と他の前記制御素子の前記第２端子とを連結して、一つの前記制御素子と他の前記制御素子とを直列的に連結するビットラインと、
    前記ビットラインと前記金属プラグとの間に介在されて、前記ビットラインと前記金属プラグとの間の電流フローを開閉することができるスイッチ素子と、
    前記制御素子の前記第３端子と連結されたワードラインと、
    を備え、
    一つの前記抵抗ノードとそれに対応する一つの前記制御素子、当該一つの前記抵抗ノードと当該一つの前記制御素子とを連結する一つの前記スイッチ素子、及び当該一つの前記抵抗ノードと当該一つの前記スイッチ素子との間を連結する一つの前記金属プラグによって一つの単位セルを形成し、当該単位セルが前記ビットラインおよび前記ワードラインによって複数連結されていることを特徴とする直列連結構造の抵抗ノードを有するメモリ素子。
  2. 前記抵抗ノードは、Ｎｂ２Ｏ５、ＣｒでドーピングされたＳｒＴｉＯ３、ＺｒＯｘ、ＧＳＴ（ＧｅＳｂｘＴｅｙ）、ＮｉＯ、ＴｉＯ２、またはＨｆＯから形成されたことを特徴とする請求項１に記載の直列連結構造の抵抗ノードを有するメモリ素子。
  3. 前記制御素子は、ＭＯＳトランジスタであることを特徴とする請求項１に記載の直列連結構造の抵抗ノードを有するメモリ素子。
  4. 前記第１端子はソースであり、前記第２端子はドレインであり、前記第３端子はゲートであることを特徴とする請求項３に記載の直列連結構造の抵抗ノードを有するメモリ素子。
  5. 前記制御素子は、前記各抵抗ノードに対応して電荷保存が可能な複数の電荷保存ノードをさらに備えることを特徴とする請求項１に記載の直列連結構造の抵抗ノードを有するメモリ素子。
  6. 前記制御素子は、バイポーラトランジスタであることを特徴とする請求項１に記載の直列連結構造の抵抗ノードを有するメモリ素子。
  7. 前記第１端子はエミッタであり、前記第２端子はコレクタであり、前記第３端子はベースであることを特徴とする請求項６に記載の直列連結構造の抵抗ノードを有するメモリ素子。
  8. 前記抵抗ノードは、ＮＡＮＤ構造またはＡＮＤ構造で連結されたことを特徴とする請求項１に記載の直列連結構造の抵抗ノードを有するメモリ素子。
  9. 第１端子及び第２端子を有し、前記第１端子と前記第２端子との間に印加される電圧によって可変抵抗特性を有する複数の抵抗ノードと、
    一つの前記抵抗ノードの前記第１端子と他の前記抵抗ノードの前記第２端子との間に介在され、前記抵抗ノードを直列に連結し、前記抵抗ノードより低い抵抗を有する金属プラグと、
    それぞれの前記抵抗ノードに対応して備えられ、電荷保存が可能な電荷保存ノードと、
    前記電荷保存ノードに対応して備えられるソース、ドレイン、及び制御ゲートと、
    一つの前記電荷保存ノードに対応する前記ソースと他の前記電荷保存ノードに対応する前記ドレインとを順次に連結するビットラインと、
    前記ビットラインと前記金属プラグとの間に介在され、前記ビットラインと前記金属プラグとの間の電流フローを開閉することができるスイッチ素子と、
    前記制御ゲートと連結されたワードラインと、
    を備え、
    一つの前記抵抗ノードとそれに対応する一つの前記電荷保存ノード、当該一つの前記抵抗ノードと当該一つの前記電荷保存ノードとを連結する一つの前記スイッチ素子、及び当該一つの前記抵抗ノードと当該一つの前記スイッチ素子との間を連結する一つの前記金属プラグによって一つの単位セルを形成し、当該単位セルが前記ビットラインおよび前記ワードラインによって複数連結されていることを特徴とする直列連結構造の抵抗ノードを有するメモリ素子。
  10. 前記抵抗ノードは、Ｎｂ２Ｏ５、ＣｒでドーピングされたＳｒＴｉＯ３、ＺｒＯｘ、ＧＳＴ（ＧｅＳｂｘＴｅｙ）、ＮｉＯ、ＴｉＯ２、またはＨｆＯから形成されたことを特徴とする請求項９に記載の直列連結構造の抵抗ノードを有するメモリ素子。
  11. 前記抵抗ノードは、ＮＡＮＤ構造またはＡＮＤ構造で連結されたことを特徴とする請求項１０に記載の直列連結構造の抵抗ノードを有するメモリ素子。
  12. 第１端子及び第２端子を有し、前記第１端子と前記第２端子との間に印加される電圧によって可変抵抗特性を有する複数の抵抗ノードと、
    一つの前記抵抗ノードの前記第１端子と他の前記抵抗ノードの前記第２端子との間に介在されて前記抵抗ノードを直列に連結し、前記抵抗ノードより低い抵抗を有する金属プラグと、
    それぞれの前記抵抗ノードに対応して備えられ、エミッタ、コレクタ、及びベースを備えるバイポーラトランジスタと、
    一の前記バイポーラトランジスタの前記エミッタと他の前記バイポーラトランジスタの前記コレクタとを連結して前記バイポーラトランジスタを直列に連結するビットラインと、
    前記ビットラインと前記金属プラグとの間に介在されて、前記ビットラインと前記金属プラグとの間の電流フローを開閉することができるスイッチ素子と、
    前記バイポーラトランジスタのベースと連結されたワードラインと、
    を備え、
    一つの前記抵抗ノードとそれに対応する一つの前記バイポーラトランジスタ、当該一つの前記抵抗ノードと当該一つの前記バイポーラトランジスタとを連結する一つの前記スイッチ素子、及び当該一つの前記抵抗ノードと当該一つの前記スイッチ素子との間を連結する一つの前記金属プラグによって一つの単位セルを形成し、当該単位セルが前記ビットラインおよび前記ワードラインによって複数連結されていることを特徴とする直列連結構造の抵抗ノードを有するメモリ素子。
  13. 前記抵抗ノードは、Ｎｂ２Ｏ５、ＣｒでドーピングされたＳｒＴｉＯ３、ＺｒＯｘ、ＧＳＴ（ＧｅＳｂｘＴｅｙ）、ＮｉＯ、ＴｉＯ２、またはＨｆＯから形成されたことを特徴とする請求項１２に記載の直列連結構造の抵抗ノードを有するメモリ素子。
  14. 前記抵抗ノードは、ＮＡＮＤ構造またはＡＮＤ構造で連結されたことを特徴とする請求項１２に記載の直列連結構造の抵抗ノードを有するメモリ素子。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8179711B2 (en) * 2004-10-26 2012-05-15 Samsung Electronics Co., Ltd. Semiconductor memory device with stacked memory cell and method of manufacturing the stacked memory cell
KR100816759B1 (ko) * 2006-11-09 2008-03-25 삼성전자주식회사 가변저항 스토리지를 갖는 비휘발성 기억 장치 및 동작방법
KR100847309B1 (ko) 2007-02-27 2008-07-21 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
US9129845B2 (en) 2007-09-19 2015-09-08 Micron Technology, Inc. Buried low-resistance metal word lines for cross-point variable-resistance material memories
US7876597B2 (en) 2007-09-19 2011-01-25 Micron Technology, Inc. NAND-structured series variable-resistance material memories, processes of forming same, and methods of using same
KR101237005B1 (ko) 2007-11-09 2013-02-26 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치, 이를 포함하는메모리 시스템, 및 이의 구동 방법
JP5212378B2 (ja) 2007-11-21 2013-06-19 日本電気株式会社 半導体装置のコンフィギュレーション方法
KR101291721B1 (ko) * 2007-12-03 2013-07-31 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치, 이를 포함하는메모리 시스템
KR101365683B1 (ko) * 2007-12-27 2014-02-20 삼성전자주식회사 가변 저항 메모리 장치, 그것의 플렉서블 프로그램 방법,그리고 그것을 포함하는 메모리 시스템
KR101424176B1 (ko) * 2008-03-21 2014-07-31 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치, 이를 포함하는메모리 시스템
KR20090109345A (ko) * 2008-04-15 2009-10-20 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치, 이를 포함하는메모리 시스템
US7906805B2 (en) * 2008-08-22 2011-03-15 Actel Corporation Reduced-edge radiation-tolerant non-volatile transistor memory cells
KR20100058825A (ko) * 2008-11-25 2010-06-04 삼성전자주식회사 저항체를 이용한 반도체 장치, 이를 이용한 카드 또는 시스템 및 상기 반도체 장치의 구동 방법
US8406029B2 (en) 2009-02-17 2013-03-26 Samsung Electronics Co., Ltd. Identification of data positions in magnetic packet memory storage devices, memory systems including such devices, and methods of controlling such devices
US8050074B2 (en) * 2009-02-17 2011-11-01 Samsung Electronics Co., Ltd. Magnetic packet memory storage devices, memory systems including such devices, and methods of controlling such devices
KR20100097407A (ko) * 2009-02-26 2010-09-03 삼성전자주식회사 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 프로그램 방법
KR20100107609A (ko) * 2009-03-26 2010-10-06 삼성전자주식회사 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 기입 방법
KR101097435B1 (ko) * 2009-06-15 2011-12-23 주식회사 하이닉스반도체 멀티 레벨을 갖는 상변화 메모리 장치 및 그 구동방법
KR101055748B1 (ko) * 2009-10-23 2011-08-11 주식회사 하이닉스반도체 저항 변화 장치 및 그 제조방법
US8471328B2 (en) 2010-07-26 2013-06-25 United Microelectronics Corp. Non-volatile memory and manufacturing method thereof
US9059168B2 (en) * 2012-02-02 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Adjustable meander line resistor
US8890222B2 (en) 2012-02-03 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Meander line resistor structure
CN103066207A (zh) * 2012-12-26 2013-04-24 北京大学 阻变存储器及其制备方法
JP6273184B2 (ja) * 2014-09-03 2018-01-31 東芝メモリ株式会社 抵抗変化型記憶装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2910088B2 (ja) * 1989-09-25 1999-06-23 ソニー株式会社 半導体装置
US6653733B1 (en) * 1996-02-23 2003-11-25 Micron Technology, Inc. Conductors in semiconductor devices
EP1560210A4 (en) * 2002-09-13 2008-03-26 Matsushita Electric Ind Co Ltd INFORMATION RECORDING MEDIUM AND METHOD FOR THE PRODUCTION THEREOF
US6583003B1 (en) * 2002-09-26 2003-06-24 Sharp Laboratories Of America, Inc. Method of fabricating 1T1R resistive memory array
KR100493161B1 (ko) * 2002-11-07 2005-06-02 삼성전자주식회사 Ｍｒａｍ과 그 제조 및 구동방법
JP2004172165A (ja) * 2002-11-15 2004-06-17 Zenji Hiroi ヘテロ接合型遷移金属酸化物デバイス
JP4167513B2 (ja) * 2003-03-06 2008-10-15 シャープ株式会社 不揮発性半導体記憶装置
JP4783070B2 (ja) * 2005-06-24 2011-09-28 シャープ株式会社 半導体記憶装置及びその製造方法

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