CN115516654A - 用于制造存储器装置的方法及经由所述方法所制造的存储器装置 - Google Patents

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Abstract

公开一种用于制造存储器单元的3D竖直阵列的方法。所述方法包括：在衬底上形成介电材料层的堆叠，其包括彼此交替的第一介电材料层及第二介电材料层；穿过介电材料层的所述堆叠形成孔洞，所述孔洞暴露所述衬底；经由所述孔洞选择性地移除所述第二材料层以在相邻的第一介电材料层之间形成空腔；经由所述孔洞利用导电材料填充所述空腔以形成对应导电材料层；由所述导电材料层形成第一存储器单元存取线；经由所述孔洞实施硫属化物材料的保形沉积；由所述沉积的硫属化物材料形成存储器单元存储元件；利用导电材料填充所述孔洞以形成对应第二存储器单元存取线。

Description

用于制造存储器装置的方法及经由所述方法所制造的存储器 装置
背景技术
本发明涉及电子领域，且更特定地说，涉及一种用于制造电子存储器装置的方法及使用所述方法所制造的存储器装置。
电子存储器装置(下文中，简称为“存储器装置”)广泛地用以将数据存储于各种电子装置中，所述电子装置例如平板计算机、计算机、无线通信装置(例如，智能手机)、相机、数字显示器及类似物。
存储器装置包括布置成一或多个存储器单元阵列的多个存储器单元，或存储器阵列。每一存储器单元用以存储呈可编程逻辑状态形式的数据。举例来说，二元存储器单元可编程成两种不同逻辑状态，常常由逻辑“1”(也称为“设置(SET)”状态)或逻辑“0”(也称为“复位(RESET)”状态)表示。在其它系统中，可存储超过两种逻辑状态。为了存取所存储数据，电子装置的模块/单元可读取或感测存储器装置中的所存储逻辑状态。为了存储数据，电子装置的模块/单元可写入或编程存储器装置中的逻辑状态。
存储器装置可属于非易失性类型或可属于易失性类型。非易失性存储器装置包括能够甚至在无外部电源的情况下在经扩展时间段内通过维持所存储数据的编程逻辑状态来保留所存储数据的存储器单元。易失性存储器装置包括除非通过外部电源周期性地刷新否则可能随时间推移丢失其所存储数据的存储器单元。
所属领域中已知若干类型的非易失性存储器装置，其非详尽列表包括只读存储器装置、快闪存储器装置、铁电随机存取存储器(RAM)装置、磁存储器存储装置(例如硬盘驱动器)、光存储器装置(例如CD-ROM磁盘、DVD-ROM磁盘、蓝光磁盘)、相变存储器装置(PCM)、其它基于硫属化物的存储器等。
已知具有竖直三维(3D)架构的存储器装置，其包括3D竖直存储器阵列，所述3D竖直存储器阵列又包括彼此竖直堆叠的多个(例如，64个)二维(2D)存储器阵列(也称为“存储器叠组”)，以便形成彼此堆叠的对应多个层级的存储器单元。
附图说明
图1说明根据本公开的实施例的3D竖直存储器阵列100的一部分的实例；
图2A、2B说明根据本公开的实施例的用于制造对应于图1的3D竖直存储器阵列100的3D竖直存储器阵列的方法的第一阶段；
图3A、3B说明根据本公开的实施例的用于制造对应于图1的3D竖直存储器阵列100的3D竖直存储器阵列的方法的第二阶段；
图4A、4B说明根据本公开的实施例的用于制造对应于图1的3D竖直存储器阵列100的3D竖直存储器阵列的方法的第三阶段；
图5A至5C说明根据本公开的实施例的用于制造对应于图1的3D竖直存储器阵列100的3D竖直存储器阵列的方法的第四阶段；
图6A、6B说明根据本公开的实施例的用于制造对应于图1的3D竖直存储器阵列100的3D竖直存储器阵列的方法的第五阶段；
图7A至7C说明根据本公开的实施例的用于制造对应于图1的3D竖直存储器阵列100的3D竖直存储器阵列的方法的第六阶段；
图8A至8C说明根据本公开的实施例的用于制造对应于图1的3D竖直存储器阵列100的3D竖直存储器阵列的方法的第七阶段；
图9A、9B说明根据本公开的实施例的用于制造对应于图1的3D竖直存储器阵列100的3D竖直存储器阵列的方法的第八阶段；
图10A、10B说明根据本公开的实施例的用于制造对应于图1的3D竖直存储器阵列100的3D竖直存储器阵列的方法的第九阶段；
图11A、11B说明根据本公开的实施例的用于制造对应于图1的3D竖直存储器阵列100的3D竖直存储器阵列的方法的第十阶段；
图12说明根据本公开的实施例的用于制造对应于图1的3D竖直存储器阵列100的3D竖直存储器阵列的方法的第十一阶段；
图13说明根据本公开的实施例的对应于图1的3D竖直存储器阵列100的3D竖直存储器阵列的一部分；
图14说明根据本公开的实施例的对应于图1的3D竖直存储器阵列100的3D竖直存储器阵列的存取部分，且
图15说明根据本公开的实施例的用于制造图14的存取部分的方法的阶段，且
图16说明展示本公开的方法的步骤的图。
具体实施方式
在以下详细描述中，参考随附图式，其形成本文的一部分且其中借助于说明展示特定实施例。在图式中，类似标号贯穿若干视图描述基本上类似组件。在不脱离本公开的范围的情况下，可公开其它实施例且可作出结构、逻辑及电气改变。因此，不应在限制性意义上看待以下详细描述。
本公开涉及一种用于制造电子存储器装置的方法及使用所述方法所制造的存储器装置。
本公开的存储器装置为非易失性存储器装置。举例来说，3D竖直存储器阵列已通过特定光刻工艺实现为独立裸片。
在一些实例中，3D存储器阵列可包含具有布置成图案(例如，几何图案)的多个触点的衬底及形成于所述衬底上的第一绝缘材料(例如，介电材料)。导电材料的多个平面可通过第二绝缘材料(例如，介电材料)彼此分隔开且形成于衬底材料上。导电材料的平面可为字线的实例。
交叉点存储器阵列为3D竖直存储器阵列，其具有形成在第一导电存取线(例如，字线)与第二导电存取线(例如，数字线)之间的拓朴交叉点处的存储器单元。
相较于2D架构，此3D架构允许有利地增大可放置或形成于单一裸片或衬底上的存储器单元的数目。
此3D架构可因此减少生产成本或增大存储器装置的性能，或此两者。
可通过在具有多个触点的衬底上形成导电材料(例如，钨或钼)与电介质、绝缘材料(例如，二氧化硅)的交替层的堆叠来制造交叉点存储器阵列。形成多个竖直堆叠的2D存储器阵列，其中每一2D存储器阵列与对应导电材料层相关联。对于每一2D存储器阵列，第一存取线(例如，字线)由相关联的导电材料层形成，且存储器单元数据存储元件(例如，相变材料元件)形成为接触所述第一存取线。形成呈导电柱形式的第二存取线(例如，数字线)，其竖直跨越导电材料与介电材料的交替层直到接触衬底上的触点为止。因此，可经由从相关联的导电材料层获得的第一存取线(字线)以及经由对应于导电柱的第二存取线(例如，数字线)存取2D存储器阵列的存储器单元(的存储元件)(例如，编程或读取其逻辑状态)。
为了形成此3D竖直布置的第一存取线、存储元件及导电柱，其制造工艺需要形成跨越导电材料与介电材料的交替层的堆叠直到到达衬底的沟槽。为了形成这些沟槽，执行选择性蚀刻操作以选择性地移除导电材料与介电材料的交替层的堆叠的部分直到到达衬底为止。
然而，随着导电材料与介电材料的竖直堆叠层的数目增大(例如，超过64)，上述选择性蚀刻操作变得更加难以实施。实际上，蚀刻例如钨或钼的导电材料的层的一部分需要在不可忽略的时间量内涂覆蚀刻剂。在竖直堆叠层的数目过高时，可在完全形成沟槽之前消耗用于选择性蚀刻操作的掩模。
可以较容易方式蚀刻的其它导电材料，例如浮动门NAND存储器技术中所使用的多晶硅，可用作用于形成交叉点类型的3D竖直存储器阵列的导电层。然而，其较高电阻率使得存储器装置受不利的时延增加影响。
用于基于所谓的替换门(Replacement Gate)架构制造竖直3D NAND存储器装置的解决方案通过以下来尝试解决此缺点：在衬底上形成两种不同介电(绝缘)材料的交替层(例如，二氧化硅层及氮化硅层)的堆叠，而非形成导电材料与介电材料的交替层的堆叠。根据此解决方案，在两种介电材料中的一者中制成的层(例如，氮化硅层)为牺牲层，其用以在后续时间由导电材料层替换。
接着，借助于蚀刻在两种介电材料的堆叠层中产生沟槽，且形成存储器单元及导电柱。接着穿过两种介电材料的堆叠层蚀刻多个狭缝，例如每四个导电柱的线一个狭缝，且经由开放的狭缝涂覆蚀刻剂以选择性地移除牺牲层。接着利用狭缝以用待用于形成字线的导电材料(例如钨)填充由所移除牺牲层留下的清空的空间。
用于基于替换门架构制造竖直3D NAND存储器装置的上述方法受需要形成用于移除牺牲层的专用狭缝的缺点影响，这不利地增大所得存储器装置的占据面积。此外，此方法并不适合于用于制造交叉点类型的3D竖直存储器阵列，这是由于其提供以仅在形成导电柱及存储器单元之后利用导电材料替换牺牲层。
鉴于上述内容，本申请人已设计出用于制造包括3D竖直存储器阵列的存储器装置的解决方案，所述3D竖直存储器阵列特定地说为并不受所属领域中已知的解决方案的缺点影响的交叉点类型的3D竖直存储器阵列。
通过特定地参考图式，所述图式皆共享由三个正交方向x、y及z识别的同一参考系，图1说明根据本公开的实施例的3D竖直存储器阵列100的一部分的实例。3D竖直存储器阵列100包括存储器单元的一或多个(优选多个)2D阵列(或叠组)105(i)(i＝1、2、…)，所述存储器单元的2D阵列(或叠组)105(i)在平行于方向x及y延伸的衬底104(例如，由介电材料制成或包括介电材料)上方沿着平行于方向z的方向彼此堆叠。在图1中所说明的例示性3D竖直存储器阵列100部分中，可见存储器单元的仅三个叠组的部分，即通用叠组105(i)及两个相邻的叠组105(i-1)及105(i+1)，其中叠组105(i-1)在叠组105(i)下方且叠组105(i+1)在叠组105(i)上方。
3D竖直存储器阵列100包含用于每一叠组105(i)的相关联字线110(i)，其基本上平行于衬底104以相对于衬底104的对应距离(沿着方向z)延伸。
3D竖直存储器阵列100还包含呈导电柱形式的数字线115(图式中仅描绘一个)，其基本上垂直于衬底104延伸(即，沿着方向z延伸)。
叠组105(i)的存储器单元可包括自选择存储器单元。
每一叠组105(i)的每一存储器单元包括以存储元件材料制成或包括存储元件材料的数据存储元件125(i)，所述存储元件材料例如硫属化物材料，例如硫属化物合金及/或玻璃，其可充当自选择数据存储元件材料，即可充当选择装置及数据存储元件的材料。
3D竖直存储器阵列100的架构可称为交叉点架构，其中存储器单元形成在字线110(i)与数字线115之间的拓朴交叉点处，其中通用数据存储元件125(i)接触与叠组105(i)及对应数字线115相关联的对应字线110(i)。此交叉点架构可提供相较于其它存储器架构具有较低生产成本的相对高密度数据存储。举例来说，交叉点架构可具有相较于其它架构具有减小的面积且因而具有增大的存储器单元密度的存储器单元。
根据此架构，属于通用叠组105(i)的存储器单元竖直堆叠(沿着方向z)在底层叠组105(i-1)的存储器单元上方，具有位于数据存储元件125(i-1)上方且借助于介电(绝缘)材料部分128(i)与所述数据存储元件125(i-1)电绝缘的数据存储元件125(i)，所述介电(绝缘)材料部分128(i)位于数据存储元件125(i)与125(i-1)之间。
衬底104可包括布置成栅格或交错图案的多个触点(图1中不可见)。举例来说，多个触点可延伸穿过衬底104且与存储器阵列100的存取线(例如数字线115)耦合。
存储器单元可经由选定字线110(i)及选定数字线115存取以接收程序及/或读取脉冲。
通用数据存储元件125(i)可响应于所施加电压，例如程序脉冲。对于小于阈值电压的所施加电压，数据存储元件125(i)可保持在非导电状态中，例如对应于“复位”状态(或逻辑“0”)。响应于大于阈值电压的所施加电压，数据存储元件125(i)可进入导电状态，例如对应于“设置”状态(或逻辑“1”)。
数据存储元件125(i)可通过施加满足编程阈值的脉冲(例如，程序脉冲)来编程为目标逻辑状态。程序脉冲的幅值、形状或其它特性可经配置以使得数据存储元件125(i)呈现目标逻辑状态。举例来说，在施加程序脉冲之后，数据存储元件125(i)的离子可在整个数据存储元件125(i)中重新分布，由此改变在施加读取脉冲时所检测到的存储器单元的电阻。在一些情况下，数据存储元件125(i)的阈值电压可基于施加程序脉冲而变化。在其它实施例中，数据存储元件125(i)可通过施加到选定字线110(i)及位线(115)的正或负极性的一或多个脉冲而编程为目标逻辑状态。
可通过将读取脉冲施加到存储元件125(i)来感测、检测或读取由数据存储元件125(i)存储的逻辑状态。读取脉冲的幅值、形状或其它特性可经配置以允许感测组件确定数据存储元件125(i)中存储何种逻辑状态。举例来说，在一些情况下，读取脉冲的幅值经配置为处于某一水平，所述水平为数据存储元件125(i)将针对例如“设置”状态(或逻辑“1”)的第一逻辑状态进行传导(例如，电流传导经过材料)但将不针对例如“复位”状态(或逻辑“0”)的第二逻辑状态传导(例如，极少到无电流传导经过材料)。
在一些情况下，施加到数据存储元件125(i)的脉冲(无论程序脉冲或读取脉冲)的极性可影响正执行的操作的结果。举例来说，第一极性的读取脉冲可导致数据存储元件125(i)呈现第一逻辑状态，而第二极性的读取脉冲可导致数据存储元件125(i)呈现不同的第二逻辑状态。这可由于数据存储元件125中的离子或其它材料的不对称分布而发生。类似原理适用于程序脉冲及其它脉冲或电压。
可充当数据存储元件125(i)的硫属化物材料的实例包含铟(In)-锑(Sb)-碲(Te)(IST)材料，例如In2Sb2Te5、In1Sb2Te4、In1Sb4Te7等，及锗(Ge)-锑(Sb)-碲(Te)(GST)材料，例如Ge8Sb5Te8、Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、Ge4Sb4Te7等，或其它硫属化物材料，包含例如在操作期间并不改变相的合金(例如，基于硒的硫属化物合金)。此外，硫属化物材料可包含极少浓度的其它掺杂剂材料。硫属化物材料的其它实例可包含碲-砷(As)-锗(OTS)材料、Ge、Sb、Te、硅(Si)、镍(Ni)、镓(Ga)、As、银(Ag)、锡(Sn)、金(Au)、铅(Pb)、铋(Bi)、铟(In)、硒(Se)、氧(O)、硫(S)、氮(N)、碳(C)、钇(Y)及钪(Sc)材料，及其组合。如本文中所使用，加连字符化学组合物标记指示包含于特定混合物或化合物中的元素且意在表示涉及所指示元素的所有化学计量。在一些实例中，硫属化物材料可为硫属化物玻璃或非晶硫属化物材料。在一些实例中，主要具有硒(Se)、砷(As)及锗(Ge)的硫属化物材料可称为SAG合金。
在一些实例中，SAG合金可包含硅(Si)，且此类硫属化物材料可称为SiSAG合金。在一些实例中，硫属化物玻璃可包含各自呈原子或分子形式的额外元素，例如氢(H)、氧(O)、氮(N)、氯(Cl)或氟(F)。在一些实例中，可经由使用各种化学物种的掺杂来控制导电率。举例来说，掺杂可包含将第3族(例如，硼(B)、镓(Ga)、铟(In)、铝(Al)等)或第4族(锡(Sn)、碳(C)、硅(Si)等)元素并入到组合物中。
现将通过参考图2A、2B、3A、3B、4A、4B、5A至5C、6A、6B、7A至7C、8A至8C、9A、9B、10A、10B、11A、11B及12来描述根据本公开的实施例的用于制造对应于图1的3D竖直存储器阵列100的3D竖直存储器阵列的方法。
图2A及2B中说明根据实施例的制造方法的第一阶段，其中图2A为从平行于方向x及y的平面获取的中间(即，部分地制造的)3D竖直存储器阵列的底视图，且图2B为从平行于方向x及z的平面获取的同一阵列的侧视图。
图2A及2B中所说明的方法的阶段包括提供由介电材料制成或包括介电材料的衬底104，以及形成延伸穿过衬底104的多个导电触点202。
根据一实施例，每一导电触点202经配置以例如经由选择器晶体管(未说明)接触对应数字线(参看图1)。可根据栅格图案布置多个导电触点202。举例来说，导电触点202可由多达八个其它导电触点202包围。根据未说明的其它实施例，多个导电触点202可布置成交错图案或六边形图案。
根据一实施例，所述方法的此阶段进一步包括在衬底104上形成两种不同介电(绝缘)材料的交替层的堆叠，所述交替层包括第一介电材料层204及第二介电材料层206。根据一实施例，第一介电材料层204包括二氧化硅层，且第二介电材料层206包括氮化硅层。每一第一介电材料层204及第二介电材料层206相对于衬底104处于不同层级(即，沿着方向z处于不同距离处)。
根据本公开的实施例，第一介电材料层204及第二介电材料层206借助于一连串沉积操作形成。
虽然图式中说明七个第一介电材料层204及六个第二介电材料层206，但必须了解，根据本公开的实施例的概念可应用于不同(例如，更高)数目个层，例如64个。
如在下文中将更详细地描述，根据本公开的实施例，第一介电材料层204将用于在属于已完成的3D竖直存储器阵列100(参看图1)的相邻叠组105(i)、105(i-1)的存储器单元的数据存储元件125(i)与125(i-1)之间产生介电材料部分128(i)。
如在下文中将更详细地描述，根据一实施例，第二介电层206为牺牲层，其用以在后续方法阶段中由待用于形成与已完成的3D竖直存储器阵列100的叠组105(i)相关联的字线110(i)的导电材料的层替换。
图3A及3B中说明根据本公开的实施例的制造方法的下一阶段，其中图3A为从平行于方向x及y且跨越第二介电材料层206的截面平面A-A'平面获取的中间(即，部分地制造的)3D竖直存储器阵列的截面视图，且图3B为从平行于方向y及z且跨越三个导电触点202的截面平面B-B'获取的同一阵列的一部分的截面视图。
图3A及3B中所说明的方法的阶段包括形成穿过交替的第一介电材料层204及第二介电材料层206直到暴露底层衬底104及导电触点202的沟槽305。
根据本公开的实施例，沟槽305借助于利用适合的图案化掩模(未说明)的选择性蚀刻操作形成。
由于第一介电材料层204及第二介电材料层206皆由例如二氧化硅及氮化硅的介电材料制成或包括所述介电材料(其相较于例如钨或钼的导电材料可更易于蚀刻)，故即使在第一介电材料层204及第二介电材料层206的数目较大的情况下，也可适当地实施选择性蚀刻操作。实际上，蚀刻操作可以相对快速及有效的方式实施，且底层衬底104可有利地在消耗用于选择性蚀刻操作的掩模之前暴露。如上文已提及，如果实情为必须蚀刻大量导电材料(例如，钼或钨)层，那么用于蚀刻操作的掩模将在蚀刻到达底层衬底104之前消耗其自身。
根据本公开的实施例，从上方观察，沟槽305具有螺旋状形状。根据本公开的实施例，沟槽305可在第一方向(例如，平行于方向x，从左到右)上越过一行导电触点202，且接着在与第一方向相对的第二方向(例如，平行于方向x，从右向左)上越过相邻的一行导电触点202。参考图3A，沟槽305平行于方向x从左到右越过第一行导电触点202，接着“转向”且平行于方向x从右向左越过下一(第二)行导电触点202(沿着方向y与第一行导电触点202相邻)。沟槽305接着再次“转向”，且平行于方向x从左到右越过下一(第三)行导电触点202(沿着方向y与第二行导电触点202相邻)，等等。
沟槽305布置成将每一第一介电材料层204及第二介电材料层206分为至少两个部分：第一部分204(a)、206(a)及第二部分204(b)、206(b)(图3A中仅可见部分206(a)及206(b))。如在下文中将详细地描述，根据本公开的实施例，每一第二介电材料层206的(独立)部分206(a)及206(b)将由具有相同形状的对应导电材料部分替换，且形成与已完成的3D竖直存储器阵列100的对应叠组105(i)相关联的交错字线110(i)(例如，偶数字线110(i)及奇数字线110(i))。
图4A及4B中说明根据本公开的实施例的制造方法的下一阶段，其中图4A为从平行于方向x及y且跨越第二介电材料层206的截面平面A-A'平面获取的中间(即，部分地制造的)3D竖直存储器阵列的截面视图，且图4B为从平行于方向y及z且跨越三个导电触点202的截面平面B-B'获取的同一阵列的一部分的截面视图。
图4A及4B中所说明的方法的阶段包括利用介电材料405(例如衬底104的相同介电材料)完全填充(例如，经由沉积工艺)沟槽305，直到到达顶部介电材料层204且形成覆盖所述顶部介电材料层204的顶盖层410为止。
图5A、5B及5C中说明根据本公开的实施例的制造方法的下一阶段，其中图5A为从截面平面A-A'平面获取的中间(即，部分地制造的)3D竖直存储器阵列的截面视图，图5B为从截面平面B-B'获取的同一阵列的一部分的截面视图，且图5C为从平行于截面平面B-B'且沿着方向x与后者位移以便位于相邻的导电触点202的对之间的截面平面C-C'获取的同一阵列的一部分的截面视图。
图5A至5C中所说明的方法的阶段包括针对每一导电触点202形成相应孔洞状沟槽505，其在螺旋状沟槽305内部沿着方向z跨越顶盖层410及介电材料405直到暴露导电触点202。这些孔洞状沟槽505将用以定义形成数字线115的导电柱。
根据本公开的实施例，孔洞状沟槽505的形成借助于选择性竖直蚀刻操作实施，所述选择性竖直蚀刻操作涉及仅蚀刻螺旋状沟槽及顶盖层410内部介电材料405(的部分)，而不侵蚀形成第一介电材料层204及第二介电材料层206的介电材料。
图6A及6B中说明根据本公开的实施例的制造方法的下一阶段，其中图6A为从截面平面B-B'获取的中间(即，部分地制造的)3D竖直存储器阵列的一部分的截面视图，且图6B为从截面平面C-C'获取的同一阵列的一部分的截面视图。
图6A及6B中所说明的方法的阶段提供以利用先前产生的孔洞状沟槽505(其随后将用于产生对应于数字线115的导电柱)，以提供从跨越阵列的大量不同点对所有堆叠的第一介电材料层204及第二介电材料层206的存取。
根据本公开的实施例，利用孔洞状沟槽505移除第二介电材料层206的介电材料。
根据本公开的实施例，执行等向性蚀刻操作以选择性地移除第二介电材料层206的介电材料。根据本公开的实施例，经由孔洞状沟槽505提供蚀刻剂，其经配置以选择性地移除第二介电材料层206的介电材料(例如，氮化硅)，而不侵蚀第一介电材料层204的介电材料。由于孔洞状沟槽505跨越3D阵列结构以高数目及高密度(例如每60nm)分布，故蚀刻剂可容易地到达所有(即，沿着方向z以任何深度)第二介电材料层206且在相邻的第一介电材料层204之间沿着方向x及y传播，同时蚀刻及移除第二介电材料层206。以此方式，根据本公开的此实施例，可有效地移除第二介电材料层206。
其中清空的空腔605形成在相邻的第一介电材料层204之间的所得分层布置由包括螺旋状沟槽305的介电材料405、顶盖层410及衬底104的介电材料结构机械支撑。
图7A、7B及7C中说明根据本公开的实施例的制造方法的下一阶段，其中图7A为从截面平面A-A'平面获取的中间(即，部分地制造的)3D竖直存储器阵列的截面视图，图7B为从截面平面B-B'获取的同一阵列的一部分的截面视图，且图7C为从截面平面C-C'获取的同一阵列的一部分的截面视图。
图7A、7B及7C中所说明的方法的阶段提供以再次利用孔洞状沟槽505，此次用于存取空腔605且利用例如钨或钼的导电材料填充所述空腔605(例如，借助于沉积工艺)，以便在第一介电材料层204之间形成对应的导电材料层705。在此阶段期间，每一孔洞状沟槽505的底部以及其侧边也将由导电材料覆盖。导电材料层705将用于形成与已完成的3D竖直存储器阵列100的叠组105(i)相关联的字线110(i)。
同样，由于孔洞状沟槽505跨越3D阵列结构以高数目及高密度分布，故导电材料可容易地达到所有(即，沿着方向z以任何深度)空腔605且沿着方向x及y传播。以此方式，根据本公开的此实施例，可有效地填充空腔605，且以极有效方式产生导电材料层705。
由于螺旋状沟槽305的介电材料405，每一导电材料层705分为第一导电材料部分705(a)及第二导电材料部分705(b)。根据本公开的实施例，每一导电材料层705的(独立)部分705(a)及705(b)将形成与已完成的3D竖直存储器阵列100的对应叠组105(i)相关联的交错字线110(i)(例如，用于奇数字线110(i)的部分705(a)及用于偶数字线110(i)的部分705(b))。
图8A、8B及8C中说明根据本公开的实施例的制造方法的下一阶段，其中图8A为从截面平面A-A'平面获取的中间(即，部分地制造的)3D竖直存储器阵列的截面视图，图8B为从截面平面B-B'获取的同一阵列的一部分的截面视图，且图8C为从截面平面C-C'获取的同一阵列的一部分的截面视图。
图8A、8B、8C中所说明的制造方法的阶段提供以在孔洞状沟槽505处在每一导电材料层705中形成多个凹口805。举例来说，每一凹口805以面朝相应孔洞状沟槽505的方式形成。
根据本公开的实施例，凹口805借助于以等向性方式在孔洞状沟槽505的侧壁中进行的蚀刻操作形成。
凹口805以如下方式形成：通用孔洞状沟槽505的侧壁沿着方向x彼此间隔开第一距离d1(在所述孔洞状沟槽505中的面向彼此的第一介电材料层204的部分之间)，而所述孔洞状沟槽505处的面向彼此的凹口805的对包括沿着方向x彼此间隔开高于第一距离d1的第二距离d2的侧壁(参看图8B)。
如在下文中将描述，凹口805将用于形成已完成的3D竖直存储器阵列100的存储器单元的数据存储元件125(i)。
图9A及9B中说明根据本公开的实施例的制造方法的下一阶段，其中图9A为从截面平面A-A'平面获取的中间(即，部分地制造的)3D竖直存储器阵列的截面视图，且图9B为从截面平面B-B'获取的同一阵列的一部分的截面视图。
图9A及9B中所说明的制造方法的阶段提供以将例如硫属化物合金及/或玻璃的硫属化物材料905保形沉积到孔洞状沟槽505中(例如，侧壁方向保形沉积)。硫属化物材料905以覆盖孔洞状沟槽505的底部及侧壁的方式沉积，从而填充形成于导电材料层705中的凹口805。以此方式，硫属化物材料905接触导电材料层705(其部分705(a)及705(b))。
图10A及10B中说明根据本公开的实施例的制造方法的下一阶段，其中图10A为从截面平面A-A'平面获取的中间(即，部分地制造的)3D竖直存储器阵列的截面视图，且图10B为从截面平面B-B'获取的同一阵列的一部分的截面视图。
图10A及10B中所说明的制造方法的阶段提供以实施选择性蚀刻操作，所述选择性蚀刻操作涉及移除沉积于孔洞状沟槽505中的硫属化物材料905的过量部分，以此方式使得硫属化物材料905的剩余部分形成已完成的3D竖直存储器阵列100的存储器单元的数据存储元件125(i)。
根据本公开的实施例，所述蚀刻操作以如下方式实施：数据存储元件125(i)的侧表面(即，其面朝孔洞状沟槽505的表面)与第一介电材料层204的面朝孔洞状沟槽505的部分的表面基本上共面，且沿着方向y彼此间隔开相同距离d1(参看图10B)。
在每一凹口805中，对应存储元件125(i)因此形成，所述对应存储元件125(i)(参看图10B)：
-沿着方向y接触导电材料层705的对应部分705(a)或705(b)，且
-沿着方向z接触两个第一介电材料层204的两个对应部分。
参考图10B以及图1(后者说明已完成的3D竖直存储器阵列100的一部分)，导电材料层705的接触叠组105(i)的通用存储元件125(i)的部分705(a)或705(b)对应于用于存取存储元件125(i)的对应世界线110(i)，而两个第一介电材料层204的接触通用存储元件125(i)的两个部分对应于介电材料部分128(i)及128(i+1)，其允许存储元件125(i)与属于相邻的叠组105(i+1)、105(i-1)的存储元件125(i+1)及125(i-1)电绝缘。
此阶段的蚀刻操作也以从孔洞状沟槽505的底部移除硫属化物材料905以暴露导电触点202的方式实施。
图11A及11B中说明根据本公开的实施例的制造方法的下一阶段，其中图11A为从截面平面A-A'平面获取的中间(即，部分地制造的)3D竖直存储器阵列的截面视图，且图11B为从截面平面B-B'获取的同一阵列的一部分的截面视图。
图11A及11B中所说明的制造方法的阶段提供以利用导电材料填充孔洞状沟槽505，以便形成沿着方向z延伸且接触存储元件125(i)的导电柱1005。
根据本公开的实施例，导电柱1005的导电材料根据侧壁方向保形沉积操作沉积。在此特定情况中，导电材料必须与侧壁方向保形沉积操作兼容。
根据此实施例，导电柱1005的导电材料可与用于产生导电材料层705的导电材料相同，只要这些导电材料与侧壁方向保形沉积操作兼容即可。
根据本公开的实施例已完成的3D竖直存储器阵列100接着通过利用相同介电材料覆盖在顶盖层410中开放的沟槽305以便也覆盖导电柱1005而获得，如从截面平面B-B'获取的图12中所说明的截面视图中所展示。
相较于利用已知方法获得的3D竖直存储器阵列，可利用本文所描述的根据本公开的实施例的制造方法制造的3D竖直存储器阵列更加紧密，从而需要更少占据面积。尤其相较于上文所提及的用于基于替换门架构制造竖直3D NAND存储器装置的已知方法，获得较高存储器单元密度。实际上，虽然用于基于替换门架构制造竖直3D NAND存储器装置的已知方法由于为了移除牺牲层而强制存在大量专用狭缝(例如，每四个导电柱)而导致空间浪费，但根据本公开的实施例的制造方法还有利地利用孔洞状沟槽(用于产生导电柱)以用于用对应于字线的导电层替换牺牲层。
此外，本文所描述的根据本公开的实施例的制造方法尤其适合于制造交叉点类型的3D竖直存储器阵列，这是由于其提供以在形成存储元件及导电柱之前利用导电材料层替换牺牲层。
根据图13中所说明的本公开的实施例，在存储元件125(i)的硫属化物材料与导电材料层705及/或导电柱1005的导电材料之间的兼容性问题的情况下，可将阻障(图13中利用标号1305识别)插入于导电材料层705与存储元件125(i)之间，及/或可将阻障(图13中利用标号1310识别)插入于导电柱1005与存储元件125(i)之间，以避免材料之间的交叉污染。
如上文已提及，本文所描述的根据本公开的实施例的制造方法是基于利用导电材料层(导电材料层705)替换牺牲介电层(第一介电材料层204)，从而利用孔洞状沟槽505，其对于在存储器阵列的有源部分(即，存储器单元所位于的部分)中形成对应于数字线115的导电柱1005是必要的。
然而，为了存取3D竖直存储器阵列的(竖直堆叠的)字线110(i)(例如，用于提供程序及/或读取脉冲)，一或多个存取部分例如位于一或多个有源部分的边缘中的一或多者处，其中导电材料层705具有交错的长度，以便在一或多个有源部分的一或多个边缘上形成“阶梯(step)”，如图14的侧视图中所说明。
存取部分的每一相应“阶梯”对应于3D竖直存储器阵列的相应层，且包括接触对应导电材料层705的导电存取触点1405。在一些实施例中，图14中描绘的阶梯可根据修整及蚀刻技术形成。
由于存取部分不包括存储器单元，故并不需要用于形成对应于数字线115的导电柱1005的孔洞状沟槽505。此外，存取部分具有不可忽略的长度(例如，沿着方向x)，以便足够长以容纳数个阶梯，其又视堆叠的导电材料层705的数目而定(例如，3至4μm)。
缺少孔洞状沟槽505以及存取部分的不可忽略的长度可能使得其并不适合于利用先前所描述的方法(利用导电材料层替换牺牲介电层)直接制造。
实际上，为了存取存取部分的各种层以从其移除牺牲介电层，可提供蚀刻剂所经过的最近孔洞状沟槽505(即，在阵列的有源部分中)可能太远而不能允许有效移除牺牲介电层。类似地，可提供导电材料以用于取代牺牲介电层所经过的相同最近孔洞状沟槽505可能太远而不能允许有效形成导电材料层。
此外，即使实际上从存取部分移除牺牲介电层，剩余介电材料层仍将由于存取部分的大小过大而塌陷。
出于此原因，根据图15中所说明的本公开的实施例，专用(例如，线性)沟槽1505(在功能上类似于参考图3A、3B所描述的沟槽305)形成且填充有介电材料(如同参考图4A、4B所描述的利用介电材料405填充沟槽305)，且孔洞状沟槽1510形成在所述专用沟槽1505中。
根据本公开的实施例，有利地利用孔洞状沟槽1510以移除牺牲介电层且利用导电材料层替换它们，如同先前所描述的孔洞状沟槽505。
此外，填充有介电材料的专用沟槽1505充当支撑结构，其有利地避免存取部分的剩余介电材料层在移除牺牲层之后塌陷。
图16说明展示本公开的方法的步骤的图。描绘用于制造存储器单元的3D竖直阵列的方法1600的若干步骤。可根据上文参考图2至13及14至15的描述实施步骤1610至1680。方法1600的图中已省略一些细节以避免混淆方法流程。方法1600可包括：在步骤1610处，在衬底上形成介电材料层的堆叠，其包括彼此交替的第一介电材料层及第二介电材料层；在步骤1620处，穿过介电材料层的堆叠形成孔洞，所述孔洞暴露衬底；在步骤1630处，经由所述孔洞选择性地移除第二材料层以在相邻的第一介电材料层之间形成空腔；在步骤1640处，经由所述孔洞利用导电材料填充所述空腔以形成对应导电材料层；在步骤1650处，由所述导电材料层形成第一存储器单元存取线；在步骤1660处，经由所述孔洞实施硫属化物材料的保形沉积；在步骤1670处，由所述沉积的硫属化物材料形成存储器单元存储元件；且在步骤1680处，利用导电材料填充所述孔洞以形成对应第二存储器单元存取线。
先前描述呈现且详细地论述若干实施例；然而，在不脱离由随附权利要求书定义的范围的情况下，对所描述实施例以及不同实施例的若干改变是可能的。

Claims (27)

1.一种用于制造存储器单元的3D竖直阵列的方法，其包括：
-在衬底上形成介电材料层的堆叠，其包括彼此交替的第一介电材料层及第二介电材料层；
-穿过介电材料层的所述堆叠形成孔洞，所述孔洞暴露所述衬底；
-经由所述孔洞选择性地移除所述第二材料层以在相邻的第一介电材料层之间形成空腔；
-经由所述孔洞利用导电材料填充所述空腔以形成对应导电材料层；
-由所述导电材料层形成第一存储器单元存取线；
-经由所述孔洞实施硫属化物材料的保形沉积；
-由所述沉积的硫属化物材料形成存储器单元存储元件；
-利用导电材料填充所述孔洞以形成对应第二存储器单元存取线。
2.根据权利要求1所述的方法，其中所述经由所述孔洞选择性地移除所述第二材料层包括：经由所述孔洞提供蚀刻剂。
3.根据权利要求1所述的方法，其中所述经由所述孔洞选择性地移除所述第二材料层包括：实施选择性等向性蚀刻操作。
4.根据权利要求1所述的方法，其进一步包括：
穿过介电材料层的所述堆叠形成沟槽，所述沟槽暴露所述衬底，及
利用第三介电材料填充所述沟槽，其中所述穿过介电材料层的所述堆叠形成孔洞包括在填充所述沟槽的所述第三介电材料中形成所述孔洞。
5.根据权利要求4所述的方法，其中所述穿过介电材料层的所述堆叠形成所述沟槽包括：执行选择性竖直蚀刻操作。
6.根据权利要求4所述的方法，其中所述在填充所述沟槽的所述第三介电材料中形成孔洞包括：执行选择性竖直蚀刻操作。
7.根据权利要求4所述的方法，其中所述衬底包括所述第三介电材料。
8.根据权利要求1所述的方法，其进一步包括在所述孔洞处在所述导电材料层中形成多个凹口，所述经由所述孔洞实施硫属化物材料的保形沉积是为了利用所述硫属化物材料填充所述凹口。
9.根据权利要求8所述的方法，其中所述形成多个凹口包括在所述孔洞的侧壁中执行等向性蚀刻操作。
10.根据权利要求1所述的方法，其进一步包括形成延伸穿过所述衬底的多个导电触点，每一导电触点与相应第二存取存储器线相关联。
11.根据权利要求10所述的方法，其中所述穿过介电材料层的所述堆叠形成孔洞包括：在所述导电触点处形成孔洞以暴露所述导电触点。
12.根据权利要求11所述的方法，其中所述利用导电材料填充所述孔洞包括使所述导电触点与所述导电材料接触。
13.根据权利要求4所述的方法，其中所述穿过介电材料层的所述堆叠形成沟槽在第二介电材料的对应第一部分中及在第二介电材料的第二部分中再分每一第二介电材料层，所述利用导电材料填充所述空腔使得：
利用导电材料层的对应第一部分替换第二介电材料的每一第一部分，且
利用导电材料层的对应第二部分替换第二介电材料的每一第二部分。
14.根据权利要求13所述的方法，其中所述由所述导电材料层形成第一存储器单元存取线包括由导电材料的所述第一部分及所述第二部分形成所述第一存储器单元存取线。
15.根据权利要求1所述的方法，其中所述第一介电材料包括二氧化硅。
16.根据权利要求1所述的方法，其中所述第二介电材料包括氮化硅。
17.根据权利要求1所述的方法，其中所述导电材料是钨或钼。
18.根据权利要求1所述的方法，其中所述硫属化物材料包括硫属化物合金及/或玻璃。
19.根据权利要求4所述的方法，其进一步包括：
在存储器单元的所述3D竖直阵列的存取部分中穿过介电材料层的所述堆叠形成另一沟槽；
利用所述第三介电材料填充所述另一沟槽；
在填充所述另一沟槽的所述第三介电材料中形成其它孔洞；
经由所述其它孔洞在所述存取部分中选择性地移除所述第二材料层，以在所述存取部分中在相邻的第一介电材料层之间形成其它空腔；
经由所述其它孔洞利用导电材料填充所述其它空腔，以在所述存取部分中形成对应导电材料层。
20.一种用于制造存储器单元的3D竖直阵列的方法，其包括：
-在衬底上形成介电材料层的堆叠，其包括彼此交替的第一介电材料层及第二介电材料层；
-穿过介电材料层的所述堆叠形成孔洞，所述孔洞暴露所述衬底；
-经由所述孔洞选择性地移除所述第二材料层以在相邻的第一介电材料层之间形成空腔；
-经由所述孔洞利用导电材料填充所述空腔，以形成用于形成存储器单元的第一存取线的对应导电材料层；
-尽管所述孔洞的凹口，形成存储器单元存储元件；
-利用导电材料填充所述孔洞以形成对应第二存储器单元存取线。
21.根据权利要求20所述的方法，其中所述第一介电材料包括二氧化硅。
22.根据权利要求20所述的方法，其中所述第二介电材料包括氮化硅。
23.根据权利要求20所述的方法，其中所述导电材料是钨或钼。
24.根据权利要求20所述的方法，其进一步包括在所述孔洞处在所述导电材料层中形成多个凹口，经由所述孔洞的所述凹口实施硫属化物材料的保形沉积以便利用所述硫属化物材料填充所述凹口。
25.一种存储器单元的3D竖直阵列，其包含：
-存储器单元的多个2D阵列，其彼此堆叠在半导体衬底上方；
-与每一2D阵列相关联的字线，其基本上平行于所述衬底延伸；
-呈导电柱形式的数字线，其基本上垂直于所述衬底延伸；
-所述存储器单元，其包含形成在字线、数字线之间的拓朴交叉点处的数据存储元件；
-与相邻的2D阵列相关联的字线，其通过介电材料彼此分隔开。
26.根据权利要求25所述的3D竖直阵列，其中所述介电材料包括二氧化硅及氮化硅中的一者。
27.根据权利要求25所述的3D竖直阵列，其中所述字线及所述数字线由包含钨或钼的导电材料形成。
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