JPWO2020242909A5

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Info

Publication number: JPWO2020242909A5
Application number: JP2021564305A
Authority: JP
Publication date: 2023-05-24

Claims

基板表面を有する基板と、
前記基板内に設けられたパワーレールと、
前記基板内に設けられ、且つ前記基板表面に略垂直な前記基板の厚さ方向に沿って前記パワーレールの上に配置された第１の半導体デバイスであって、第１のゲートと、前記基板表面に沿って水平方向に該第１のゲートの両側に設けられたソース－ドレイン領域の第１の対とを有する第１の半導体デバイスと、
前記基板内に設けられ、且つ前記厚さ方向に沿って前記第１の半導体デバイスの上に積層された第２の半導体デバイスであって、当該第２の半導体デバイスは、第２のゲートと、前記基板表面に沿って水平方向に該第２のゲートの両側に設けられたソース－ドレイン領域の第２の対とを有し、前記第１のゲートは、該第２のゲートから物理的に分離され、
前記第１のゲートは、前記厚さ方向に垂直な第１の面内に頂面を有し、前記第２のゲートは、前記厚さ方向に垂直な第２の面内に底面を有し、前記頂面の第１の対面部分が前記底面の第２の対面部分の真向かいにある、第２の半導体デバイスと、
前記第１の対面部分から前記第２の対面部分まで延びる垂直コンタクトを含む導電性のゲートツーゲートストラップ接続であって、前記第１の対面部分と前記第２の対面部分との間に前記垂直コンタクトが含められて前記第１のゲートが前記第２のゲートに電気的に接続される、ゲートツーゲートストラップ接続と、
を含む３次元（３Ｄ）集積回路（ＩＣ）。
前記第１のゲートと前記第２のゲートとは、同一直線上に積層される、請求項１に記載の３ＤＩＣ。
前記ゲートツーゲートストラップ接続は、互いに物理的に分離される複数の前記垂直コンタクトを含む、請求項２に記載の３ＤＩＣ。
前記第１のゲートと前記第２のゲートとは、スタガード配置で積層される、請求項１に記載の３ＤＩＣ。
前記第１の半導体デバイスのソース－ドレイン領域を前記第２の半導体デバイスのソース－ドレイン領域と接続する統合エピタキシャル構造、を更に含む請求項１に記載の３ＤＩＣ。
前記統合エピタキシャル構造は、前記３ＤＩＣからの共通出力ピンを提供するように構成される、請求項５に記載の３ＤＩＣ。
前記パワーレールから垂直に延びるパワーウォールを更に含む請求項１に記載の３ＤＩＣ。
基板表面を有する基板と、
前記基板内に設けられたパワーレールと、
前記基板内に設けられ、且つ前記基板表面に略垂直な前記基板の厚さ方向に沿って前記パワーレールの上に配置された第１の半導体デバイスであって、第１のゲートと、前記基板表面に沿って水平方向に該第１のゲートの両側に設けられたソース－ドレイン領域の第１の対とを有する第１の半導体デバイスと、
前記基板内に設けられ、且つ前記厚さ方向に沿って前記第１の半導体デバイスの上に積層された第２の半導体デバイスであって、当該第２の半導体デバイスは、第２のゲートと、前記基板表面に沿って水平方向に該第２のゲートの両側に設けられたソース－ドレイン領域の第２の対とを有し、前記第１のゲートは、該第２のゲートから物理的に分離される、第２の半導体デバイスと、
前記第１のゲートが前記第２のゲートに電気的に接続されるように、前記第１のゲートから前記第２のゲートまで延びる導電性のゲートツーゲートストラップ接続であって、前記第１のゲートと前記第２のゲートとは、スタガード配置で積層される、ゲートツーゲートストラップ接続と、
前記第１のゲートに接続された第１のゲートコンタクトと、
前記第２のゲートに接続された第２のゲートコンタクトであって、当該第２のゲートコンタクトと比べて前記第１のゲートコンタクトの方が大きい垂直高さを有する、第２のゲートコンタクトと、
を含む３次元（３Ｄ）集積回路（ＩＣ）。
前記基板内に設けられ、且つ前記厚さ方向に沿って前記第２の半導体デバイスの上に配置された配線層を更に含み、前記第１及び第２のゲートコンタクトは各々、垂直に延びて前記配線層と接続する、請求項８に記載の３ＤＩＣ。
３次元（３Ｄ）集積回路（ＩＣ）であって、
基板表面を有する基板と、
前記基板の厚さ方向に沿って積層された半導体デバイスの第１のスタックと、
前記基板の前記厚さ方向に沿って積層され、且つ前記基板表面に沿った方向に前記第１のスタックに隣接して設けられた半導体デバイスの第２のスタックであって、前記第１及び第２のスタックの各半導体デバイスは、それぞれのゲートと、前記基板表面に沿った方向に該それぞれのゲートの両側に設けられたソース－ドレイン領域の対とを含み、且つ前記第１及び第２のスタックの各ゲートは、スプリットゲートである、半導体デバイスの第２のスタックと、
前記半導体デバイスのうちの第１の半導体デバイスの第１のスプリットゲートに物理的に接続されたゲートコンタクトであって、当該３ＤＩＣ内で前記半導体デバイスのうちの前記第１の半導体デバイスを前記半導体デバイスのうちの第２の半導体デバイスに電気的に接続するローカル相互接続構造の少なくとも一部を形成するゲートコンタクトと、
を含む３次元（３Ｄ）集積回路（ＩＣ）。
前記第１及び第２の半導体デバイスは、前記半導体デバイスの第１のスタック内で順次積層されている、請求項１０に記載の３ＤＩＣ。
前記ゲートコンタクトは、前記第１の半導体デバイスと前記第２の半導体デバイスとが電気的に接続されるように、前記第１のスプリットゲートから前記第２の半導体デバイスの第２のスプリットゲートまで垂直に延びるゲートツーゲートストラップである、請求項１１に記載の３ＤＩＣ。
前記厚さ方向に前記半導体デバイスの第１及び第２のスタックの上に設けられた配線層と、
前記第２のスプリットゲートから垂直に延びて、前記第１及び第２の半導体デバイスへの共通入力を提供する垂直コンタクトと、
を更に含む請求項１２に記載の３ＤＩＣ。
前記第１のスプリットゲートは、前記第２の半導体デバイスの第２のスプリットゲートに対してスタガード配置されている、請求項１１に記載の３ＤＩＣ。
前記厚さ方向に前記半導体デバイスの第１及び第２のスタックの上に設けられた配線層と、
前記第１のスプリットゲートから前記配線層まで垂直に延びる第１の垂直コンタクトと、
前記第２のスプリットゲートから前記配線層まで垂直に延びる第２の垂直コンタクトであって、当該第２の垂直コンタクトよりも前記第１の垂直コンタクトの方が大きい高さを有する、第２の垂直コンタクトと、
を更に含む、請求項１４に記載の３ＤＩＣ。
前記第１及び第２の半導体デバイスは、それぞれ、前記第１及び第２のスタック内に設けられている、請求項１０に記載の３ＤＩＣ。
前記ローカル相互接続構造は、前記第１のスプリットゲートを前記半導体デバイスの第２のスタック内の第２のスプリットゲートに電気的に接続する、請求項１６に記載の３ＤＩＣ。
前記ゲートコンタクトは、前記基板表面に沿って前記第１のスタックから前記第２のスタックまで延びる水平相互接続構造を含む、請求項１７に記載の３ＤＩＣ。
前記ローカル相互接続構造は、前記第１のスプリットゲートを前記第２のスタック内の半導体デバイスのソース－ドレイン領域に電気的に接続する、請求項１７に記載の３ＤＩＣ。
前記ゲートコンタクトは、前記基板表面に沿って前記第１のスタックから前記第２のスタックまで延びる水平相互接続構造を含む、請求項１９に記載の３ＤＩＣ。
前記ソース－ドレイン領域から、前記基板表面に沿った前記方向に延びるローカル相互接続タブを更に含み、前記第１のスプリットゲートから当該ローカル相互接続タブまで垂直コンタクトが垂直に延びている、請求項２０に記載の３ＤＩＣ。