JPH1167901A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH1167901A JPH1167901A JP9214303A JP21430397A JPH1167901A JP H1167901 A JPH1167901 A JP H1167901A JP 9214303 A JP9214303 A JP 9214303A JP 21430397 A JP21430397 A JP 21430397A JP H1167901 A JPH1167901 A JP H1167901A
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Abstract
(57)【要約】
【課題】 タングステン膜を有するプラグを備えている
配線層の高性能化および高信頼度化ができる半導体集積
回路装置およびその製造方法を提供する。 【解決手段】 半導体素子が形成されている半導体基板
（基板）１上に、絶縁膜１３を形成した後、絶縁膜１３
の選択的な領域にスルーホール１４を形成する工程と、
半導体基板１の上に、ステップカバレッジの良い膜を形
成できるＣＶＤ法を使用して、タングステン膜１５を堆
積した後、エッチバック法を使用して、タングステン膜
１５の表層部を取り除いて、スルーホール１４に埋め込
まれていると共に絶縁膜１３の上に延長されているタン
グステン膜１５を有するプラグ１６を形成する工程とを
有するものである。
配線層の高性能化および高信頼度化ができる半導体集積
回路装置およびその製造方法を提供する。 【解決手段】 半導体素子が形成されている半導体基板
（基板）１上に、絶縁膜１３を形成した後、絶縁膜１３
の選択的な領域にスルーホール１４を形成する工程と、
半導体基板１の上に、ステップカバレッジの良い膜を形
成できるＣＶＤ法を使用して、タングステン膜１５を堆
積した後、エッチバック法を使用して、タングステン膜
１５の表層部を取り除いて、スルーホール１４に埋め込
まれていると共に絶縁膜１３の上に延長されているタン
グステン膜１５を有するプラグ１６を形成する工程とを
有するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、プラグを備えてい
る配線層の高性能化および高信頼度化ができる半導体集
積回路装置に適用して有効な半導体集積回路装置および
その製造方法に関するものである。
置およびその製造方法に関し、特に、プラグを備えてい
る配線層の高性能化および高信頼度化ができる半導体集
積回路装置に適用して有効な半導体集積回路装置および
その製造方法に関するものである。
【０００２】
【従来の技術】ところで、本発明者は、半導体集積回路
装置の製造方法について検討した。以下は、本発明者に
よって検討された技術であり、その概要は次のとおりで
ある。
装置の製造方法について検討した。以下は、本発明者に
よって検討された技術であり、その概要は次のとおりで
ある。
【０００３】すなわち、半導体集積回路装置の製造方法
において、例えばＭＯＳＦＥＴ（Metal Oxide Semicond
uctor Field Effect Transistor ）が形成されている半
導体基板の上に層間絶縁膜を形成し、それにスルーホー
ル（接続孔）を形成し、そのスルーホールにタングステ
ン膜からなるプラグを埋め込んだ後に、プラグと電気的
に接続するための配線層を形成している。
において、例えばＭＯＳＦＥＴ（Metal Oxide Semicond
uctor Field Effect Transistor ）が形成されている半
導体基板の上に層間絶縁膜を形成し、それにスルーホー
ル（接続孔）を形成し、そのスルーホールにタングステ
ン膜からなるプラグを埋め込んだ後に、プラグと電気的
に接続するための配線層を形成している。
【０００４】この場合、タングステン膜からなるプラグ
の製造工程は、スルーホールにステップカバレッジの良
い膜を形成できるＣＶＤ（Chemical Vapor Deposition
）法を使用して、タングステン膜を埋め込んだ後、エ
ッチバック法を使用して、タングステン膜の表層部を取
り除いて、スルーホールに埋め込まれているタングステ
ン膜からなるプラグを形成している。
の製造工程は、スルーホールにステップカバレッジの良
い膜を形成できるＣＶＤ（Chemical Vapor Deposition
）法を使用して、タングステン膜を埋め込んだ後、エ
ッチバック法を使用して、タングステン膜の表層部を取
り除いて、スルーホールに埋め込まれているタングステ
ン膜からなるプラグを形成している。
【０００５】その後、表面平坦性の良い膜を形成できる
スパッタリング法を使用して、配線層としてのタングス
テン膜を堆積した後、パターン化されたレジスト膜をエ
ッチング用マスクとして使用して、タングステン膜に配
線層としてのパターンを形成している。
スパッタリング法を使用して、配線層としてのタングス
テン膜を堆積した後、パターン化されたレジスト膜をエ
ッチング用マスクとして使用して、タングステン膜に配
線層としてのパターンを形成している。
【０００６】前述した配線層は、キャパシタ・オーバー
・ビットライン（Capacitor Over Bitline；ＣＯＢ）型
メモリセルを備えているＤＲＡＭ（Dynamic Random Acc
essMemory）における情報蓄積用容量素子であるキャパ
シタにおけるストレージ・ノード（蓄積電極）などに適
用されている。
・ビットライン（Capacitor Over Bitline；ＣＯＢ）型
メモリセルを備えているＤＲＡＭ（Dynamic Random Acc
essMemory）における情報蓄積用容量素子であるキャパ
シタにおけるストレージ・ノード（蓄積電極）などに適
用されている。
【０００７】なお、半導体集積回路装置における配線層
の形成技術について記載されている文献としては、例え
ば平成元年１１月２日、（株）プレスジャーナル発行の
「’９０最新半導体プロセス技術」ｐ２６７〜ｐ２７３
に記載されているものがある。
の形成技術について記載されている文献としては、例え
ば平成元年１１月２日、（株）プレスジャーナル発行の
「’９０最新半導体プロセス技術」ｐ２６７〜ｐ２７３
に記載されているものがある。
【０００８】
【発明が解決しようとする課題】ところが、前述したタ
ングステン膜からなるプラグを形成する際に、スルーホ
ールに埋め込まれているタングステン膜以外のタングス
テン膜をエッチバック法により取り除く製造工程におい
て、段差部のタングステン膜を除去する必要があること
により、プラグとしてのタングステン膜の表面にリセス
（凹み）が発生し、そのリセス量が大きくなってしまう
という問題点がある。
ングステン膜からなるプラグを形成する際に、スルーホ
ールに埋め込まれているタングステン膜以外のタングス
テン膜をエッチバック法により取り除く製造工程におい
て、段差部のタングステン膜を除去する必要があること
により、プラグとしてのタングステン膜の表面にリセス
（凹み）が発生し、そのリセス量が大きくなってしまう
という問題点がある。
【０００９】また、プラグを形成した後、配線層として
のタングステン膜を堆積する際に、表面平坦性が良いが
ステップカバレッジが悪い膜が形成されるスパッタリン
グ法を使用していることにより、スルーホールの領域の
プラグ（タングステン膜）の表面のリセス部において配
線層としてのタングステン膜の膜厚が薄くなってしまう
ので、その領域に断線などの不良が発生してしまい、配
線層の信頼度が低下してしまうという問題点が発生して
いる。
のタングステン膜を堆積する際に、表面平坦性が良いが
ステップカバレッジが悪い膜が形成されるスパッタリン
グ法を使用していることにより、スルーホールの領域の
プラグ（タングステン膜）の表面のリセス部において配
線層としてのタングステン膜の膜厚が薄くなってしまう
ので、その領域に断線などの不良が発生してしまい、配
線層の信頼度が低下してしまうという問題点が発生して
いる。
【００１０】本発明の目的は、プラグを備えている配線
層の高性能化および高信頼度化ができる半導体集積回路
装置およびその製造方法を提供することにある。
層の高性能化および高信頼度化ができる半導体集積回路
装置およびその製造方法を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１３】すなわち、本発明の半導体集積回路装置
は、絶縁膜の選択的な領域に形成されているスルーホー
ルに埋め込まれているタングステン膜、または窒化チタ
ン、またはポリシリコンを有するプラグを有し、プラグ
の一部が絶縁膜の上に延長されているものである。
は、絶縁膜の選択的な領域に形成されているスルーホー
ルに埋め込まれているタングステン膜、または窒化チタ
ン、またはポリシリコンを有するプラグを有し、プラグ
の一部が絶縁膜の上に延長されているものである。
【００１４】また、本発明の半導体集積回路装置の製造
方法は、半導体素子が形成されている半導体基板などの
基板の上に、絶縁膜を形成した後、絶縁膜の選択的な領
域にスルーホールを形成する工程と、基板の上に、ステ
ップカバレッジの良い膜を形成できるＣＶＤ法を使用し
て、タングステン膜を堆積した後、エッチバック法を使
用して、タングステン膜の表層部を取り除いて、スルー
ホールに埋め込まれていると共に絶縁膜の上に延長され
ているタングステン膜を有するプラグを形成する工程と
を有するものである。
方法は、半導体素子が形成されている半導体基板などの
基板の上に、絶縁膜を形成した後、絶縁膜の選択的な領
域にスルーホールを形成する工程と、基板の上に、ステ
ップカバレッジの良い膜を形成できるＣＶＤ法を使用し
て、タングステン膜を堆積した後、エッチバック法を使
用して、タングステン膜の表層部を取り除いて、スルー
ホールに埋め込まれていると共に絶縁膜の上に延長され
ているタングステン膜を有するプラグを形成する工程と
を有するものである。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１６】（実施の形態１）図１〜図６は、本発明の
実施の形態１である半導体集積回路装置の製造工程を示
す断面図である。本実施の形態の半導体集積回路装置の
製造方法は、ＣＯＢ型メモリセルを備えているＤＲＡＭ
における情報蓄積用容量素子であるキャパシタにおける
ストレージ・ノードおよびそのストレージ・ノードに電
気的に接続されているプラグの製造方法が特徴であり、
それ以外の半導体集積回路装置の製造方法は、種々の態
様を適用することができる。同図を用いて、本実施の形
態の半導体集積回路装置およびその製造方法を具体的に
説明する。
実施の形態１である半導体集積回路装置の製造工程を示
す断面図である。本実施の形態の半導体集積回路装置の
製造方法は、ＣＯＢ型メモリセルを備えているＤＲＡＭ
における情報蓄積用容量素子であるキャパシタにおける
ストレージ・ノードおよびそのストレージ・ノードに電
気的に接続されているプラグの製造方法が特徴であり、
それ以外の半導体集積回路装置の製造方法は、種々の態
様を適用することができる。同図を用いて、本実施の形
態の半導体集積回路装置およびその製造方法を具体的に
説明する。
【００１７】まず、図１に示すように、例えば単結晶シ
リコンからなるｐ型の半導体基板（基板）１を用意し、
先行技術を使用して、ＤＲＡＭの構成要素であるＭＯＳ
ＦＥＴを形成する。
リコンからなるｐ型の半導体基板（基板）１を用意し、
先行技術を使用して、ＤＲＡＭの構成要素であるＭＯＳ
ＦＥＴを形成する。
【００１８】すなわち、例えば単結晶シリコンからなる
ｐ型の半導体基板１にｐ型のウエル２とｎ型のウエル
（図示を省略）を形成した後、半導体基板１の表面の選
択的な領域を熱酸化してＬＯＣＯＳ（Local Oxidation
of Silicon）構造の酸化シリコン膜からなる素子分離用
のフィールド絶縁膜３を形成する。
ｐ型の半導体基板１にｐ型のウエル２とｎ型のウエル
（図示を省略）を形成した後、半導体基板１の表面の選
択的な領域を熱酸化してＬＯＣＯＳ（Local Oxidation
of Silicon）構造の酸化シリコン膜からなる素子分離用
のフィールド絶縁膜３を形成する。
【００１９】次に、半導体基板１の表面に例えば酸化シ
リコン膜などからなるゲート絶縁膜４を形成した後、導
電性の多結晶シリコン膜からなるゲート電極５を堆積す
る。その後、ゲート電極５の上に酸化シリコン膜などか
らなる絶縁膜６を形成した後、リソグラフィ技術と選択
エッチング技術とを使用して、ゲート電極５などのパタ
ーンを形成した後、ゲート電極５の側壁に、酸化シリコ
ン膜などからなるサイドウォールスペーサ７を形成す
る。
リコン膜などからなるゲート絶縁膜４を形成した後、導
電性の多結晶シリコン膜からなるゲート電極５を堆積す
る。その後、ゲート電極５の上に酸化シリコン膜などか
らなる絶縁膜６を形成した後、リソグラフィ技術と選択
エッチング技術とを使用して、ゲート電極５などのパタ
ーンを形成した後、ゲート電極５の側壁に、酸化シリコ
ン膜などからなるサイドウォールスペーサ７を形成す
る。
【００２０】この場合、ゲート電極５は、その一部がフ
ァーストゲートとしてのゲート電極となっている共にＤ
ＲＡＭのワード線（ワードライン；ＷＬ）となってい
る。
ァーストゲートとしてのゲート電極となっている共にＤ
ＲＡＭのワード線（ワードライン；ＷＬ）となってい
る。
【００２１】その後、半導体基板１の上のｐ型のウエル
２の表面が露出している領域に例えばリンなどのｎ型の
不純物をイオン注入し、拡散してＭＯＳＦＥＴのソース
およびドレインとなるｎ型の半導体領域８を形成する。
また、図示を省略しているが、半導体基板１の上のｎ型
のウエルの表面が露出している領域に例えばホウ素など
のｐ型の不純物をイオン注入し、拡散してＭＯＳＦＥＴ
のソースおよびドレインとなるｐ型の半導体領域を形成
する。
２の表面が露出している領域に例えばリンなどのｎ型の
不純物をイオン注入し、拡散してＭＯＳＦＥＴのソース
およびドレインとなるｎ型の半導体領域８を形成する。
また、図示を省略しているが、半導体基板１の上のｎ型
のウエルの表面が露出している領域に例えばホウ素など
のｐ型の不純物をイオン注入し、拡散してＭＯＳＦＥＴ
のソースおよびドレインとなるｐ型の半導体領域を形成
する。
【００２２】次に、半導体基板１の上に絶縁膜９を形成
する。絶縁膜９は、例えば酸化シリコン膜をＣＶＤ法に
より形成した後、表面研磨を行いその表面を平坦化処理
することにより、平坦化された絶縁膜９を形成する。平
坦化処理は、絶縁膜９の表面を例えばエッチバック法な
どにより平坦にする態様を採用することができる。その
後、リソグラフィ技術および選択エッチング技術を用い
て、絶縁膜９の選択的な領域にスルーホールを形成した
後、スルーホールに例えば導電性多結晶シリコンまたは
タングステンなどの導電性材料を埋め込んで、スルーホ
ールにプラグ（plug）１０を形成する。
する。絶縁膜９は、例えば酸化シリコン膜をＣＶＤ法に
より形成した後、表面研磨を行いその表面を平坦化処理
することにより、平坦化された絶縁膜９を形成する。平
坦化処理は、絶縁膜９の表面を例えばエッチバック法な
どにより平坦にする態様を採用することができる。その
後、リソグラフィ技術および選択エッチング技術を用い
て、絶縁膜９の選択的な領域にスルーホールを形成した
後、スルーホールに例えば導電性多結晶シリコンまたは
タングステンなどの導電性材料を埋め込んで、スルーホ
ールにプラグ（plug）１０を形成する。
【００２３】次に、半導体基板１の上に、薄膜の酸化シ
リコン膜などの絶縁膜１１を形成した後、特定のプラグ
１０の上の絶縁膜１１にスルーホールを形成した後、例
えばタングステンなどからなる配線層１２を形成する。
この場合、配線層１２は、ＤＲＡＭのビット線（ビット
ライン；ＢＬ）となっている。
リコン膜などの絶縁膜１１を形成した後、特定のプラグ
１０の上の絶縁膜１１にスルーホールを形成した後、例
えばタングステンなどからなる配線層１２を形成する。
この場合、配線層１２は、ＤＲＡＭのビット線（ビット
ライン；ＢＬ）となっている。
【００２４】次に、半導体基板１の上に絶縁膜１３を形
成する。絶縁膜１３は、例えば酸化シリコン膜をＣＶＤ
法により形成した後、表面研磨を行いその表面を平坦化
処理することにより、平坦化された絶縁膜１３を形成す
る。この場合、絶縁膜１３は、例えばリンを含んでいる
酸化シリコン膜であるＰＳＧ（Phospho Silicate Glas
s）膜またはホウ素およびリンを含んでいる酸化シリコ
ン膜であるＢＰＳＧ（Boro Phospho Silicate Glass)膜
あるいは回転塗布法により形成できるＳＯＧ（Spin On
Glass)膜などを適用することができる。
成する。絶縁膜１３は、例えば酸化シリコン膜をＣＶＤ
法により形成した後、表面研磨を行いその表面を平坦化
処理することにより、平坦化された絶縁膜１３を形成す
る。この場合、絶縁膜１３は、例えばリンを含んでいる
酸化シリコン膜であるＰＳＧ（Phospho Silicate Glas
s）膜またはホウ素およびリンを含んでいる酸化シリコ
ン膜であるＢＰＳＧ（Boro Phospho Silicate Glass)膜
あるいは回転塗布法により形成できるＳＯＧ（Spin On
Glass)膜などを適用することができる。
【００２５】その後、リソグラフィ技術および選択エッ
チング技術を用いて、絶縁膜１３およびその下部の絶縁
膜１１の選択的な領域にスルーホール１４を形成する。
チング技術を用いて、絶縁膜１３およびその下部の絶縁
膜１１の選択的な領域にスルーホール１４を形成する。
【００２６】次に、図２に示すように、半導体基板１の
上に、ステップカバレッジの良い膜を形成できるＣＶＤ
法を使用して、厚膜のタングステン膜１５を堆積する。
したがって、タングステン膜１５は、ステップカバレッ
ジの良い膜となることにより、スルーホール１４にタン
グステン膜１５を完全な状態で埋め込むことができる。
上に、ステップカバレッジの良い膜を形成できるＣＶＤ
法を使用して、厚膜のタングステン膜１５を堆積する。
したがって、タングステン膜１５は、ステップカバレッ
ジの良い膜となることにより、スルーホール１４にタン
グステン膜１５を完全な状態で埋め込むことができる。
【００２７】その後、例えばドライエッチングなどを用
いたエッチバック法を使用して、タングステン膜１５の
表層部を取り除いて、スルーホール１４に埋め込まれて
いると共に絶縁膜１３の上に延長されているタングステ
ン膜１５からなるプラグ１６を形成するためのタングス
テン膜１５のパターンを形成する（図３）。
いたエッチバック法を使用して、タングステン膜１５の
表層部を取り除いて、スルーホール１４に埋め込まれて
いると共に絶縁膜１３の上に延長されているタングステ
ン膜１５からなるプラグ１６を形成するためのタングス
テン膜１５のパターンを形成する（図３）。
【００２８】この場合、エッチバック法を使用して、タ
ングステン膜１５の表層部を取り除く際に、タングステ
ン膜１５を絶縁膜１３の上に残存させていることによ
り、スルーホール１４に埋め込まれているプラグ１６と
なるタングステン膜１５の表面にリセスが発生するのを
防止することができるので、表面平坦化されたタングス
テン膜１５のパターンを形成することができる。
ングステン膜１５の表層部を取り除く際に、タングステ
ン膜１５を絶縁膜１３の上に残存させていることによ
り、スルーホール１４に埋め込まれているプラグ１６と
なるタングステン膜１５の表面にリセスが発生するのを
防止することができるので、表面平坦化されたタングス
テン膜１５のパターンを形成することができる。
【００２９】また、本発明者の検討の結果、エッチバッ
ク法を使用して、タングステン膜１５の表層部を取り除
く際に、タングステン膜１５を絶縁膜１３の上に残存さ
せるタングステン膜１５の膜厚として、スルーホール１
４の半径以下とすることにより、後工程のタングステン
膜１５をリソグラフィ技術と選択エッチング技術とを使
用して、プラグ１６のパターンを形成する際などのタン
グステン膜１５の微細加工化ができることが明かになっ
ている。
ク法を使用して、タングステン膜１５の表層部を取り除
く際に、タングステン膜１５を絶縁膜１３の上に残存さ
せるタングステン膜１５の膜厚として、スルーホール１
４の半径以下とすることにより、後工程のタングステン
膜１５をリソグラフィ技術と選択エッチング技術とを使
用して、プラグ１６のパターンを形成する際などのタン
グステン膜１５の微細加工化ができることが明かになっ
ている。
【００３０】次に、半導体基板１の上に、表面平坦性の
良い膜を形成できるスパッタリング法を使用して、配線
層としてのタングステン膜（導電膜）１７を形成する。
その後、半導体基板１の上に、レジスト膜１８を塗布し
た後、リソグラフィ技術を使用して、パターン化された
レジスト膜１８を形成する（図４）。
良い膜を形成できるスパッタリング法を使用して、配線
層としてのタングステン膜（導電膜）１７を形成する。
その後、半導体基板１の上に、レジスト膜１８を塗布し
た後、リソグラフィ技術を使用して、パターン化された
レジスト膜１８を形成する（図４）。
【００３１】この場合、タングステン膜１７は、表面平
坦性の良い膜となることにより、タングステン膜１７の
表面に凹凸が形成されるのを防止できる。したがって、
平坦な表面を有するタングステン膜１７の表面にレジス
ト膜１８を塗布することができることにより、平坦な表
面を有するレジスト膜１８とすることができるので、設
計仕様に応じたパターンに対応した高精度にパターン化
されたレジスト膜１８を形成することができる。また、
後述するようにタングステン膜１７を備えている配線層
パターンを形成する際のレジスト膜１８のパターン不良
が発生するのを防止できると共にレジスト膜１８のパタ
ーンを形成する際のマージンの低下が発生するのを防止
できる。
坦性の良い膜となることにより、タングステン膜１７の
表面に凹凸が形成されるのを防止できる。したがって、
平坦な表面を有するタングステン膜１７の表面にレジス
ト膜１８を塗布することができることにより、平坦な表
面を有するレジスト膜１８とすることができるので、設
計仕様に応じたパターンに対応した高精度にパターン化
されたレジスト膜１８を形成することができる。また、
後述するようにタングステン膜１７を備えている配線層
パターンを形成する際のレジスト膜１８のパターン不良
が発生するのを防止できると共にレジスト膜１８のパタ
ーンを形成する際のマージンの低下が発生するのを防止
できる。
【００３２】その後、レジスト膜１８をエッチング用マ
スクとして用いて、例えばドライエッチングなどを用い
た選択エッチング法を使用して、タングステン膜１７お
よびタングステン膜１５をパターン化して、ＤＲＡＭの
キャパシタにおけるストレージ・ノードおよびそのスト
レージ・ノードに電気的に接続されているプラグ１６を
形成する（図５）。配線層としてのストレージ・ノード
は、メモリセルの情報蓄積用容量素子であるキャパシタ
における下部電極としての機能を備えているものであ
る。
スクとして用いて、例えばドライエッチングなどを用い
た選択エッチング法を使用して、タングステン膜１７お
よびタングステン膜１５をパターン化して、ＤＲＡＭの
キャパシタにおけるストレージ・ノードおよびそのスト
レージ・ノードに電気的に接続されているプラグ１６を
形成する（図５）。配線層としてのストレージ・ノード
は、メモリセルの情報蓄積用容量素子であるキャパシタ
における下部電極としての機能を備えているものであ
る。
【００３３】この場合、平坦な表面を有するタングステ
ン膜１７を備えているストレージ・ノードであると共に
高精度にパターン化されたレジスト膜１８をエッチング
用マスクとして使用して、パターン化されたストレージ
・ノードを形成していることにより、設計仕様に対応し
た高精度にパターン化されたストレージ・ノードを形成
することができる。また、配線層としてのストレージ・
ノードのパターン不良と配線層としてのストレージ・ノ
ードのパターンを形成する際のマージンの低下が発生す
るのを防止できる。
ン膜１７を備えているストレージ・ノードであると共に
高精度にパターン化されたレジスト膜１８をエッチング
用マスクとして使用して、パターン化されたストレージ
・ノードを形成していることにより、設計仕様に対応し
た高精度にパターン化されたストレージ・ノードを形成
することができる。また、配線層としてのストレージ・
ノードのパターン不良と配線層としてのストレージ・ノ
ードのパターンを形成する際のマージンの低下が発生す
るのを防止できる。
【００３４】次に、不要となったレジスト膜１８を取り
除いた後、ストレージ・ノードを含む半導体基板１の上
に、例えば五酸化タンタル膜などのタンタル酸化膜また
はＰＺＴ（チタン酸ジルコン酸鉛）などからなる誘電体
膜１９を堆積する。その後、半導体基板１の上に、例え
ば窒化チタン膜または導電性の多結晶シリコン膜などか
らなるプレート電極２０を堆積する（図６）。その後、
必要に応じて、リソグラフィ技術および選択エッチング
技術を用いて、プレート電極２０と誘電体膜１９をパタ
ーン化する。
除いた後、ストレージ・ノードを含む半導体基板１の上
に、例えば五酸化タンタル膜などのタンタル酸化膜また
はＰＺＴ（チタン酸ジルコン酸鉛）などからなる誘電体
膜１９を堆積する。その後、半導体基板１の上に、例え
ば窒化チタン膜または導電性の多結晶シリコン膜などか
らなるプレート電極２０を堆積する（図６）。その後、
必要に応じて、リソグラフィ技術および選択エッチング
技術を用いて、プレート電極２０と誘電体膜１９をパタ
ーン化する。
【００３５】この場合、プレート電極２０は、メモリセ
ルの情報蓄積用容量素子であるキャパシタにおける上部
電極としての機能を備えているものである。
ルの情報蓄積用容量素子であるキャパシタにおける上部
電極としての機能を備えているものである。
【００３６】また、平坦化されたタングステン膜１５か
らなるプラグ１６および平坦化されたタングステン膜１
７からなる平坦な表面を有するストレージ・ノードの上
に、誘電体膜１９とプレート電極２０を形成して、キャ
パシタを構成していることにより、薄膜の誘電体膜１９
としてもその表面に凹凸ができるのを防止できるので、
ストレージ・ノードとプレート電極２０との間のリーク
電流の発生が防止できる。また、キャパシタの誘電体膜
１９として、高誘電体化するために薄膜化したとして
も、その表面に凹凸ができるのを防止できることによ
り、高性能でしかも高信頼度のキャパシタを形成するこ
とができる。
らなるプラグ１６および平坦化されたタングステン膜１
７からなる平坦な表面を有するストレージ・ノードの上
に、誘電体膜１９とプレート電極２０を形成して、キャ
パシタを構成していることにより、薄膜の誘電体膜１９
としてもその表面に凹凸ができるのを防止できるので、
ストレージ・ノードとプレート電極２０との間のリーク
電流の発生が防止できる。また、キャパシタの誘電体膜
１９として、高誘電体化するために薄膜化したとして
も、その表面に凹凸ができるのを防止できることによ
り、高性能でしかも高信頼度のキャパシタを形成するこ
とができる。
【００３７】次に、設計仕様に応じて、半導体基板１の
上に、層間絶縁膜の製造工程と配線層の製造工程を繰り
返し行って、多層配線構造の配線層を形成する（図示を
省略）ことにより、本実施の形態の半導体集積回路装置
の製造工程を終了する。
上に、層間絶縁膜の製造工程と配線層の製造工程を繰り
返し行って、多層配線構造の配線層を形成する（図示を
省略）ことにより、本実施の形態の半導体集積回路装置
の製造工程を終了する。
【００３８】前述した本実施の形態の半導体集積回路装
置の製造方法によれば、ステップカバレッジの良い膜を
形成できるＣＶＤ法を使用して、厚膜のタングステン膜
１５を堆積していることにより、タングステン膜１５
は、ステップカバレッジの良い膜となることにより、ス
ルーホール１４にプラグ１６となるタングステン膜１５
を完全な状態で埋め込むことができる。
置の製造方法によれば、ステップカバレッジの良い膜を
形成できるＣＶＤ法を使用して、厚膜のタングステン膜
１５を堆積していることにより、タングステン膜１５
は、ステップカバレッジの良い膜となることにより、ス
ルーホール１４にプラグ１６となるタングステン膜１５
を完全な状態で埋め込むことができる。
【００３９】また、エッチバック法を使用して、タング
ステン膜１５の表層部を取り除く際に、タングステン膜
１５を絶縁膜１３の上に残存させていることにより、ス
ルーホール１４に埋め込まれているプラグ１６となるタ
ングステン膜１５の表面にリセスが発生するのを防止す
ることができるので、表面平坦化されたタングステン膜
１５のパターンを形成することができる。
ステン膜１５の表層部を取り除く際に、タングステン膜
１５を絶縁膜１３の上に残存させていることにより、ス
ルーホール１４に埋め込まれているプラグ１６となるタ
ングステン膜１５の表面にリセスが発生するのを防止す
ることができるので、表面平坦化されたタングステン膜
１５のパターンを形成することができる。
【００４０】また、エッチバック法を使用して、タング
ステン膜１５の表層部を取り除く際に、タングステン膜
１５を絶縁膜１３の上に残存させるタングステン膜１５
の膜厚として、スルーホール１４の半径以下とすること
により、後工程のタングステン膜１５をリソグラフィ技
術と選択エッチング技術とを使用して、プラグ１６のパ
ターンを形成する際などのタングステン膜１５の微細加
工化ができる。
ステン膜１５の表層部を取り除く際に、タングステン膜
１５を絶縁膜１３の上に残存させるタングステン膜１５
の膜厚として、スルーホール１４の半径以下とすること
により、後工程のタングステン膜１５をリソグラフィ技
術と選択エッチング技術とを使用して、プラグ１６のパ
ターンを形成する際などのタングステン膜１５の微細加
工化ができる。
【００４１】本実施の形態の半導体集積回路装置の製造
方法によれば、半導体基板１の上に、表面平坦性の良い
膜を形成できるスパッタリング法を使用して、配線層と
してのタングステン膜（導電膜）１７を形成した後、タ
ングステン膜１７の上に、パターン化されたレジスト膜
１８を形成している。
方法によれば、半導体基板１の上に、表面平坦性の良い
膜を形成できるスパッタリング法を使用して、配線層と
してのタングステン膜（導電膜）１７を形成した後、タ
ングステン膜１７の上に、パターン化されたレジスト膜
１８を形成している。
【００４２】したがって、タングステン膜１７は、表面
平坦性の良い膜となることにより、タングステン膜１７
の表面に凹凸が形成されるのを防止できる。したがっ
て、平坦な表面を有するタングステン膜１７の表面にレ
ジスト膜１８を塗布することができることにより、平坦
な表面を有するレジスト膜１８とすることができるの
で、設計仕様に応じたパターンに対応した高精度にパタ
ーン化されたレジスト膜１８を形成することができる。
また、タングステン膜１７を備えているストレージ・ノ
ードの配線層パターンを形成する際のレジスト膜１８の
パターン不良が発生するのを防止できると共にレジスト
膜１８のパターンを形成する際のマージンの低下が発生
するのを防止できる。
平坦性の良い膜となることにより、タングステン膜１７
の表面に凹凸が形成されるのを防止できる。したがっ
て、平坦な表面を有するタングステン膜１７の表面にレ
ジスト膜１８を塗布することができることにより、平坦
な表面を有するレジスト膜１８とすることができるの
で、設計仕様に応じたパターンに対応した高精度にパタ
ーン化されたレジスト膜１８を形成することができる。
また、タングステン膜１７を備えているストレージ・ノ
ードの配線層パターンを形成する際のレジスト膜１８の
パターン不良が発生するのを防止できると共にレジスト
膜１８のパターンを形成する際のマージンの低下が発生
するのを防止できる。
【００４３】本実施の形態の半導体集積回路装置の製造
方法によれば、レジスト膜１８をエッチング用マスクと
して用いて、選択エッチング法を使用して、タングステ
ン膜１７およびタングステン膜１５をパターン化して、
ＤＲＡＭのキャパシタにおけるストレージ・ノードおよ
びそのストレージ・ノードに電気的に接続されているプ
ラグ１６を形成していることにより、平坦な表面を有す
るタングステン膜１７を備えているストレージ・ノード
であると共に高精度にパターン化されたレジスト膜１８
をエッチング用マスクとして使用して、パターン化され
たストレージ・ノードを形成していることにより、設計
仕様に対応した高精度にパターン化されたストレージ・
ノードを形成することができる。また、配線層としての
ストレージ・ノードのパターン不良と配線層としてのス
トレージ・ノードのパターンを形成する際のマージンの
低下が発生するのを防止できる。
方法によれば、レジスト膜１８をエッチング用マスクと
して用いて、選択エッチング法を使用して、タングステ
ン膜１７およびタングステン膜１５をパターン化して、
ＤＲＡＭのキャパシタにおけるストレージ・ノードおよ
びそのストレージ・ノードに電気的に接続されているプ
ラグ１６を形成していることにより、平坦な表面を有す
るタングステン膜１７を備えているストレージ・ノード
であると共に高精度にパターン化されたレジスト膜１８
をエッチング用マスクとして使用して、パターン化され
たストレージ・ノードを形成していることにより、設計
仕様に対応した高精度にパターン化されたストレージ・
ノードを形成することができる。また、配線層としての
ストレージ・ノードのパターン不良と配線層としてのス
トレージ・ノードのパターンを形成する際のマージンの
低下が発生するのを防止できる。
【００４４】したがって、タングステン膜１５からなる
プラグ１６を備えているストレージ・ノードとしての配
線層の高性能化および高信頼度化ができる半導体集積回
路装置を容易な製造工程により製造できる。
プラグ１６を備えているストレージ・ノードとしての配
線層の高性能化および高信頼度化ができる半導体集積回
路装置を容易な製造工程により製造できる。
【００４５】本実施の形態の半導体集積回路装置の製造
方法によれば、平坦化されたタングステン膜１５からな
るプラグ１６および平坦化されたタングステン膜１７か
らなる平坦な表面を有するストレージ・ノードの上に、
誘電体膜１９とプレート電極２０を形成して、キャパシ
タを構成していることにより、薄膜の誘電体膜１９とし
てもその表面に凹凸ができるのを防止できるので、スト
レージ・ノードとプレート電極２０との間のリーク電流
の発生が防止できる。また、キャパシタの誘電体膜１９
として、高誘電体化するために薄膜化したとしても、そ
の表面に凹凸ができるのを防止できることにより、高性
能でしかも高信頼度のキャパシタを形成することができ
る。
方法によれば、平坦化されたタングステン膜１５からな
るプラグ１６および平坦化されたタングステン膜１７か
らなる平坦な表面を有するストレージ・ノードの上に、
誘電体膜１９とプレート電極２０を形成して、キャパシ
タを構成していることにより、薄膜の誘電体膜１９とし
てもその表面に凹凸ができるのを防止できるので、スト
レージ・ノードとプレート電極２０との間のリーク電流
の発生が防止できる。また、キャパシタの誘電体膜１９
として、高誘電体化するために薄膜化したとしても、そ
の表面に凹凸ができるのを防止できることにより、高性
能でしかも高信頼度のキャパシタを形成することができ
る。
【００４６】（実施の形態２）図７〜図１２は、本発明
の実施の形態２である半導体集積回路装置の製造工程を
示す断面図である。本実施の形態の半導体集積回路装置
の製造方法は、多層配線構造の配線層およびその配線層
に電気的に接続されているプラグの製造方法が特徴であ
り、それ以外の半導体集積回路装置の製造方法は、種々
の態様を適用することができる。同図を用いて、本実施
の形態の半導体集積回路装置およびその製造方法を具体
的に説明する。
の実施の形態２である半導体集積回路装置の製造工程を
示す断面図である。本実施の形態の半導体集積回路装置
の製造方法は、多層配線構造の配線層およびその配線層
に電気的に接続されているプラグの製造方法が特徴であ
り、それ以外の半導体集積回路装置の製造方法は、種々
の態様を適用することができる。同図を用いて、本実施
の形態の半導体集積回路装置およびその製造方法を具体
的に説明する。
【００４７】まず、図７に示すように、例えば単結晶シ
リコンからなるｐ型の半導体基板（基板）１を用意し、
先行技術を使用して、ＭＯＳＦＥＴを形成する。
リコンからなるｐ型の半導体基板（基板）１を用意し、
先行技術を使用して、ＭＯＳＦＥＴを形成する。
【００４８】すなわち、例えば単結晶シリコンからなる
ｐ型の半導体基板１の表面の選択的な領域を熱酸化して
ＬＯＣＯＳ構造の酸化シリコン膜からなる素子分離用の
フィールド絶縁膜３を形成する。
ｐ型の半導体基板１の表面の選択的な領域を熱酸化して
ＬＯＣＯＳ構造の酸化シリコン膜からなる素子分離用の
フィールド絶縁膜３を形成する。
【００４９】次に、前述した実施の形態１の半導体集積
回路装置の製造工程と類似の製造工程を使用して、ゲー
ト絶縁膜４、ゲート電極５、絶縁膜６、サイドウォール
スペーサ７、ソースおよびドレインとなるｎ型の半導体
領域８、絶縁膜９、プラグ１０を形成する。
回路装置の製造工程と類似の製造工程を使用して、ゲー
ト絶縁膜４、ゲート電極５、絶縁膜６、サイドウォール
スペーサ７、ソースおよびドレインとなるｎ型の半導体
領域８、絶縁膜９、プラグ１０を形成する。
【００５０】次に、半導体基板１の上に、例えばアルミ
ニウム層などからなる配線層１２を形成した後、半導体
基板１の上に、絶縁膜１３を形成する。絶縁膜１３は、
例えば酸化シリコン膜をＣＶＤ法により形成した後、表
面研磨を行いその表面を平坦化処理することにより、平
坦化された絶縁膜１３を形成する。この場合、絶縁膜１
３は、例えばＰＳＧ膜またはＢＰＳＧ膜あるいはＳＯＧ
膜などを適用することができる。
ニウム層などからなる配線層１２を形成した後、半導体
基板１の上に、絶縁膜１３を形成する。絶縁膜１３は、
例えば酸化シリコン膜をＣＶＤ法により形成した後、表
面研磨を行いその表面を平坦化処理することにより、平
坦化された絶縁膜１３を形成する。この場合、絶縁膜１
３は、例えばＰＳＧ膜またはＢＰＳＧ膜あるいはＳＯＧ
膜などを適用することができる。
【００５１】その後、リソグラフィ技術および選択エッ
チング技術を用いて、絶縁膜１３の選択的な領域にスル
ーホール１４を形成する。
チング技術を用いて、絶縁膜１３の選択的な領域にスル
ーホール１４を形成する。
【００５２】次に、図８に示すように、半導体基板１の
上に、例えばスパッタリング法を使用して薄膜の窒化チ
タン膜などからなるバリアメタル膜１５ａを形成した
後、ステップカバレッジの良い膜を形成できるＣＶＤ法
を使用して、厚膜のタングステン膜１５を堆積する。し
たがって、タングステン膜１５は、ステップカバレッジ
の良い膜となることにより、スルーホール１４にタング
ステン膜１５を完全な状態で埋め込むことができる。
上に、例えばスパッタリング法を使用して薄膜の窒化チ
タン膜などからなるバリアメタル膜１５ａを形成した
後、ステップカバレッジの良い膜を形成できるＣＶＤ法
を使用して、厚膜のタングステン膜１５を堆積する。し
たがって、タングステン膜１５は、ステップカバレッジ
の良い膜となることにより、スルーホール１４にタング
ステン膜１５を完全な状態で埋め込むことができる。
【００５３】その後、例えばドライエッチングなどを用
いたエッチバック法を使用して、タングステン膜１５の
表層部を取り除いて、スルーホール１４に埋め込まれて
いると共に絶縁膜１３の上に延長されているタングステ
ン膜１５を有するプラグ１６を形成するためのタングス
テン膜１５のパターンを形成する（図９）。
いたエッチバック法を使用して、タングステン膜１５の
表層部を取り除いて、スルーホール１４に埋め込まれて
いると共に絶縁膜１３の上に延長されているタングステ
ン膜１５を有するプラグ１６を形成するためのタングス
テン膜１５のパターンを形成する（図９）。
【００５４】この場合、前述した実施の形態１と同様な
効果が得られることにより、表面平坦化されたタングス
テン膜１５のパターンを形成することができる。
効果が得られることにより、表面平坦化されたタングス
テン膜１５のパターンを形成することができる。
【００５５】次に、半導体基板１の上に、表面平坦性の
良い膜を形成できるスパッタリング法を使用して、配線
層としての厚膜（0.４μm 程度）のアルミニウム膜（導
電膜）１７および薄膜（0.１μm 程度）の窒化チタン膜
などからなるバリアメタル膜（導電膜）１７ａを形成す
る。その後、半導体基板１の上に、レジスト膜１８を塗
布した後、リソグラフィ技術を使用して、パターン化さ
れたレジスト膜１８を形成する（図１０）。
良い膜を形成できるスパッタリング法を使用して、配線
層としての厚膜（0.４μm 程度）のアルミニウム膜（導
電膜）１７および薄膜（0.１μm 程度）の窒化チタン膜
などからなるバリアメタル膜（導電膜）１７ａを形成す
る。その後、半導体基板１の上に、レジスト膜１８を塗
布した後、リソグラフィ技術を使用して、パターン化さ
れたレジスト膜１８を形成する（図１０）。
【００５６】この場合、アルミニウム膜１７およびバリ
アメタル膜１７ａは、表面平坦性の良い膜となることに
より、アルミニウム膜１７およびバリアメタル膜１７ａ
の表面に凹凸が形成されるのを防止できる。したがっ
て、前述した実施の形態１と同様に、高精度にパターン
化されたレジスト膜１８を形成することができる。
アメタル膜１７ａは、表面平坦性の良い膜となることに
より、アルミニウム膜１７およびバリアメタル膜１７ａ
の表面に凹凸が形成されるのを防止できる。したがっ
て、前述した実施の形態１と同様に、高精度にパターン
化されたレジスト膜１８を形成することができる。
【００５７】その後、レジスト膜１８をエッチング用マ
スクとして用いて、例えばドライエッチングなどを用い
た選択エッチング法を使用して、バリアメタル膜１７
ａ、アルミニウム膜１７、タングステン膜１５、バリア
メタル膜１５ａをパターン化して、配線層およびその配
線層に電気的に接続されているプラグ１６を形成する
（図１１）。次に、不要となったレジスト膜１８を取り
除く作業を行う（図１２）。
スクとして用いて、例えばドライエッチングなどを用い
た選択エッチング法を使用して、バリアメタル膜１７
ａ、アルミニウム膜１７、タングステン膜１５、バリア
メタル膜１５ａをパターン化して、配線層およびその配
線層に電気的に接続されているプラグ１６を形成する
（図１１）。次に、不要となったレジスト膜１８を取り
除く作業を行う（図１２）。
【００５８】この場合、平坦な表面を有するアルミニウ
ム膜１７およびバリアメタル膜１７ａを備えている配線
層であると共に高精度にパターン化されたレジスト膜１
８をエッチング用マスクとして使用して、パターン化さ
れた配線層を形成していることにより、設計仕様に対応
した高精度にパターン化された配線層を形成することが
できる。また、配線層のパターン不良と配線層のパター
ンを形成する際のマージンの低下が発生するのを防止で
きる。
ム膜１７およびバリアメタル膜１７ａを備えている配線
層であると共に高精度にパターン化されたレジスト膜１
８をエッチング用マスクとして使用して、パターン化さ
れた配線層を形成していることにより、設計仕様に対応
した高精度にパターン化された配線層を形成することが
できる。また、配線層のパターン不良と配線層のパター
ンを形成する際のマージンの低下が発生するのを防止で
きる。
【００５９】次に、設計仕様に応じて、半導体基板１の
上に、層間絶縁膜の製造工程と配線層の製造工程を繰り
返し行って、多層配線構造の配線層を形成する（図示を
省略）ことにより、本実施の形態の半導体集積回路装置
の製造工程を終了する。
上に、層間絶縁膜の製造工程と配線層の製造工程を繰り
返し行って、多層配線構造の配線層を形成する（図示を
省略）ことにより、本実施の形態の半導体集積回路装置
の製造工程を終了する。
【００６０】前述した本実施の形態の半導体集積回路装
置の製造方法によれば、前述した実施の形態１と同様
に、スルーホール１４にプラグ１６となるタングステン
膜１５を完全な状態で埋め込むことができると共に特有
な条件のエッチバック法を使用していることにより表面
平坦化されたタングステン膜１５のパターンを形成する
ことができる。
置の製造方法によれば、前述した実施の形態１と同様
に、スルーホール１４にプラグ１６となるタングステン
膜１５を完全な状態で埋め込むことができると共に特有
な条件のエッチバック法を使用していることにより表面
平坦化されたタングステン膜１５のパターンを形成する
ことができる。
【００６１】また、本実施の形態の半導体集積回路装置
の製造方法によれば、表面平坦性の良い膜を形成できる
スパッタリング法を使用して、配線層としてのアルミニ
ウム膜（導電膜）１７およびバリアメタル膜（導電膜）
１７ａを形成した後、配線層のパターン化を行っている
ことにより、設計仕様に対応した高精度にパターン化さ
れた配線層を形成することができる。また、配線層のパ
ターン不良と配線層のパターンを形成する際のマージン
の低下が発生するのを防止できる。
の製造方法によれば、表面平坦性の良い膜を形成できる
スパッタリング法を使用して、配線層としてのアルミニ
ウム膜（導電膜）１７およびバリアメタル膜（導電膜）
１７ａを形成した後、配線層のパターン化を行っている
ことにより、設計仕様に対応した高精度にパターン化さ
れた配線層を形成することができる。また、配線層のパ
ターン不良と配線層のパターンを形成する際のマージン
の低下が発生するのを防止できる。
【００６２】したがって、タングステン膜１５を有する
プラグ１６を備えている配線層の高性能化および高信頼
度化ができる半導体集積回路装置を容易な製造工程によ
り製造できる。
プラグ１６を備えている配線層の高性能化および高信頼
度化ができる半導体集積回路装置を容易な製造工程によ
り製造できる。
【００６３】（実施の形態３）図１３〜図１６は、本発
明の実施の形態３である半導体集積回路装置の製造工程
を示す断面図である。本実施の形態の半導体集積回路装
置の製造方法は、ＤＲＡＭのキャパシタにおけるクラウ
ン構造のストレージ・ノードおよびそのストレージ・ノ
ードに電気的に接続されているプラグの製造方法が特徴
であり、それ以外の半導体集積回路装置の製造方法は、
種々の態様を適用することができる。同図を用いて、本
実施の形態の半導体集積回路装置およびその製造方法を
具体的に説明する。
明の実施の形態３である半導体集積回路装置の製造工程
を示す断面図である。本実施の形態の半導体集積回路装
置の製造方法は、ＤＲＡＭのキャパシタにおけるクラウ
ン構造のストレージ・ノードおよびそのストレージ・ノ
ードに電気的に接続されているプラグの製造方法が特徴
であり、それ以外の半導体集積回路装置の製造方法は、
種々の態様を適用することができる。同図を用いて、本
実施の形態の半導体集積回路装置およびその製造方法を
具体的に説明する。
【００６４】まず、図１３に示すように、前述した実施
の形態１の半導体集積回路装置の製造工程と同一の製造
工程を使用して、ｐ型の半導体基板（基板）１を用意
し、ウエル２からスルーホール１４までの構成要素を形
成する。
の形態１の半導体集積回路装置の製造工程と同一の製造
工程を使用して、ｐ型の半導体基板（基板）１を用意
し、ウエル２からスルーホール１４までの構成要素を形
成する。
【００６５】次に、半導体基板１の上に、前述した実施
の形態２の半導体集積回路装置の製造工程と同一の製造
工程を使用して、プラグ１６となるタングステン膜１５
とその下膜としてのバリアメタル膜１５ａを形成した
後、エッチバック法を使用して、表面平坦化されたタン
グステン膜１５およびバリアメタル膜１５ａのパターン
を形成する。なお、プラグ１６となるタングステン膜１
５の下膜としてのバリアメタル膜１５ａは、前述した実
施の形態１と同様に、設計仕様に応じて不要とすること
ができる。
の形態２の半導体集積回路装置の製造工程と同一の製造
工程を使用して、プラグ１６となるタングステン膜１５
とその下膜としてのバリアメタル膜１５ａを形成した
後、エッチバック法を使用して、表面平坦化されたタン
グステン膜１５およびバリアメタル膜１５ａのパターン
を形成する。なお、プラグ１６となるタングステン膜１
５の下膜としてのバリアメタル膜１５ａは、前述した実
施の形態１と同様に、設計仕様に応じて不要とすること
ができる。
【００６６】次に、図１４に示すように、半導体基板１
の上に、ＣＶＤ法を使用して厚膜の酸化シリコン膜など
からなる絶縁膜２１を形成する。その後、半導体基板１
の上に、レジスト膜１８を塗布した後、リソグラフィ技
術を使用して、パターン化されたレジスト膜１８を形成
する。
の上に、ＣＶＤ法を使用して厚膜の酸化シリコン膜など
からなる絶縁膜２１を形成する。その後、半導体基板１
の上に、レジスト膜１８を塗布した後、リソグラフィ技
術を使用して、パターン化されたレジスト膜１８を形成
する。
【００６７】この場合、タングステン膜１５および絶縁
膜２１は、表面平坦性の良い膜となることにより、タン
グステン膜１５および絶縁膜２１の表面に凹凸が形成さ
れるのを防止できる。したがって、前述した実施の形態
１と同様に、高精度にパターン化されたレジスト膜１８
を形成することができる。
膜２１は、表面平坦性の良い膜となることにより、タン
グステン膜１５および絶縁膜２１の表面に凹凸が形成さ
れるのを防止できる。したがって、前述した実施の形態
１と同様に、高精度にパターン化されたレジスト膜１８
を形成することができる。
【００６８】その後、レジスト膜１８をエッチング用マ
スクとして用いて、例えばドライエッチングなどを用い
た選択エッチング法を使用して、絶縁膜２１、タングス
テン膜１５、バリアメタル膜１５ａをパターン化する。
スクとして用いて、例えばドライエッチングなどを用い
た選択エッチング法を使用して、絶縁膜２１、タングス
テン膜１５、バリアメタル膜１５ａをパターン化する。
【００６９】この場合、タングステン膜１５およびバリ
アメタル膜１５ａは、プラグ１６を備えているストレー
ジ・ノードとしての配線層となっている。
アメタル膜１５ａは、プラグ１６を備えているストレー
ジ・ノードとしての配線層となっている。
【００７０】次に、不要となったレジスト膜１８を取り
除いた後、半導体基板１の上に、ＣＶＤ法を使用して、
タングステン膜２２を形成した後、エッチバック法を使
用して、絶縁膜１３および絶縁膜２１の上のタングステ
ン膜２２を取り除くことによって、タングステン膜１
５、バリアメタル膜１５ａおよび絶縁膜２１の側壁にサ
イドウォールスペーサ構造のタングステン膜２２のパタ
ーンを形成する（図１５）。
除いた後、半導体基板１の上に、ＣＶＤ法を使用して、
タングステン膜２２を形成した後、エッチバック法を使
用して、絶縁膜１３および絶縁膜２１の上のタングステ
ン膜２２を取り除くことによって、タングステン膜１
５、バリアメタル膜１５ａおよび絶縁膜２１の側壁にサ
イドウォールスペーサ構造のタングステン膜２２のパタ
ーンを形成する（図１５）。
【００７１】その後、図１６に示すように、不要となっ
た絶縁膜２１をウェットエッチングなどを用いたエッチ
ング法を使用して取り除くことにより、クラウン構造の
ストレージ・ノードを形成する。
た絶縁膜２１をウェットエッチングなどを用いたエッチ
ング法を使用して取り除くことにより、クラウン構造の
ストレージ・ノードを形成する。
【００７２】この場合、プラグ１６を備えているストレ
ージ・ノードとしての配線層となっているタングステン
膜１５およびバリアメタル膜１５ａとその側壁に電気的
に接続されたタングステン膜２２とからなるストレージ
・ノードとしての配線層を形成することができることに
より、小面積の領域に長い距離を備えているクラウン構
造のストレージ・ノードとしての配線層を形成すること
ができる。
ージ・ノードとしての配線層となっているタングステン
膜１５およびバリアメタル膜１５ａとその側壁に電気的
に接続されたタングステン膜２２とからなるストレージ
・ノードとしての配線層を形成することができることに
より、小面積の領域に長い距離を備えているクラウン構
造のストレージ・ノードとしての配線層を形成すること
ができる。
【００７３】次に、ストレージ・ノードを含む半導体基
板１の上に、例えば五酸化タンタル膜などのタンタル酸
化膜またはＰＺＴなどからなる誘電体膜１９を堆積す
る。その後、半導体基板１の上に、例えば窒化チタン膜
または導電性の多結晶シリコン膜などからなるプレート
電極２０を堆積する。その後、必要に応じて、リソグラ
フィ技術および選択エッチング技術を用いて、プレート
電極２０と誘電体膜１９をパターン化する。
板１の上に、例えば五酸化タンタル膜などのタンタル酸
化膜またはＰＺＴなどからなる誘電体膜１９を堆積す
る。その後、半導体基板１の上に、例えば窒化チタン膜
または導電性の多結晶シリコン膜などからなるプレート
電極２０を堆積する。その後、必要に応じて、リソグラ
フィ技術および選択エッチング技術を用いて、プレート
電極２０と誘電体膜１９をパターン化する。
【００７４】この場合、平坦化されたタングステン膜１
５を有する平坦な表面を有すると共に小面積の領域に長
い距離を備えているクラウン構造のストレージ・ノード
の上に、誘電体膜１９とプレート電極２０を形成して、
キャパシタを構成していることにより、小面積の領域に
高容量値のキャパシタを形成することができる。
５を有する平坦な表面を有すると共に小面積の領域に長
い距離を備えているクラウン構造のストレージ・ノード
の上に、誘電体膜１９とプレート電極２０を形成して、
キャパシタを構成していることにより、小面積の領域に
高容量値のキャパシタを形成することができる。
【００７５】また、クラウン構造のストレージ・ノード
とプレート電極２０との間のリーク電流の発生が防止で
きると共にキャパシタの誘電体膜１９として、高誘電体
化するために薄膜化したとしても、その表面に凹凸がで
きるのを防止できることにより、高性能でしかも高信頼
度のキャパシタを形成することができる。
とプレート電極２０との間のリーク電流の発生が防止で
きると共にキャパシタの誘電体膜１９として、高誘電体
化するために薄膜化したとしても、その表面に凹凸がで
きるのを防止できることにより、高性能でしかも高信頼
度のキャパシタを形成することができる。
【００７６】次に、設計仕様に応じて、半導体基板１の
上に、層間絶縁膜の製造工程と配線層の製造工程を繰り
返し行って、多層配線構造の配線層を形成する（図示を
省略）ことにより、本実施の形態の半導体集積回路装置
の製造工程を終了する。
上に、層間絶縁膜の製造工程と配線層の製造工程を繰り
返し行って、多層配線構造の配線層を形成する（図示を
省略）ことにより、本実施の形態の半導体集積回路装置
の製造工程を終了する。
【００７７】前述した本実施の形態の半導体集積回路装
置の製造方法によれば、平坦化されたタングステン膜１
５を有する平坦な表面を有すると共に小面積の領域に長
い距離を備えているクラウン構造のストレージ・ノード
の上に、誘電体膜１９とプレート電極２０を形成して、
キャパシタを構成していることにより、小面積の領域に
高容量値のキャパシタを形成することができる。
置の製造方法によれば、平坦化されたタングステン膜１
５を有する平坦な表面を有すると共に小面積の領域に長
い距離を備えているクラウン構造のストレージ・ノード
の上に、誘電体膜１９とプレート電極２０を形成して、
キャパシタを構成していることにより、小面積の領域に
高容量値のキャパシタを形成することができる。
【００７８】また、クラウン構造のストレージ・ノード
とプレート電極２０との間のリーク電流の発生が防止で
きると共にキャパシタの誘電体膜１９として、高誘電体
化するために薄膜化したとしても、その表面に凹凸がで
きるのを防止できることにより、高性能でしかも高信頼
度のキャパシタを形成することができる。
とプレート電極２０との間のリーク電流の発生が防止で
きると共にキャパシタの誘電体膜１９として、高誘電体
化するために薄膜化したとしても、その表面に凹凸がで
きるのを防止できることにより、高性能でしかも高信頼
度のキャパシタを形成することができる。
【００７９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００８０】プラグ材料としては、タングステンの他Ｔ
ｉＮ（窒化チタン）、多結晶シリコン等を使用すること
もできる。
ｉＮ（窒化チタン）、多結晶シリコン等を使用すること
もできる。
【００８１】例えば、本発明は、半導体素子を形成して
いる半導体基板をＳＯＩ（Siliconon Insulator）基板
などの種々の基板に変更することができ、半導体基板な
どの基板に形成する半導体素子としては、ＭＯＳＦＥＴ
以外に、ＣＭＯＳＦＥＴおよびバイポーラトランジスタ
などの種々の半導体素子を組み合わせた態様の半導体素
子を適用できる。
いる半導体基板をＳＯＩ（Siliconon Insulator）基板
などの種々の基板に変更することができ、半導体基板な
どの基板に形成する半導体素子としては、ＭＯＳＦＥＴ
以外に、ＣＭＯＳＦＥＴおよびバイポーラトランジスタ
などの種々の半導体素子を組み合わせた態様の半導体素
子を適用できる。
【００８２】また、本発明は、ＭＯＳＦＥＴ、ＣＭＯＳ
ＦＥＴなどを構成要素とするＤＲＡＭ、ＳＲＡＭ（Stat
ic Random Access Memory ）などのメモリ系あるいはロ
ジック系などを有する種々の半導体集積回路装置および
その製造方法に適用できる。
ＦＥＴなどを構成要素とするＤＲＡＭ、ＳＲＡＭ（Stat
ic Random Access Memory ）などのメモリ系あるいはロ
ジック系などを有する種々の半導体集積回路装置および
その製造方法に適用できる。
【００８３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００８４】（１）．本発明の半導体集積回路装置の製
造方法によれば、ステップカバレッジの良い膜を形成で
きるＣＶＤ法を使用して、厚膜のタングステン膜を堆積
していることにより、タングステン膜は、ステップカバ
レッジの良い膜となることにより、スルーホールにプラ
グとなるタングステン膜を完全な状態で埋め込むことが
できる。
造方法によれば、ステップカバレッジの良い膜を形成で
きるＣＶＤ法を使用して、厚膜のタングステン膜を堆積
していることにより、タングステン膜は、ステップカバ
レッジの良い膜となることにより、スルーホールにプラ
グとなるタングステン膜を完全な状態で埋め込むことが
できる。
【００８５】また、エッチバック法を使用して、タング
ステン膜の表層部を取り除く際に、タングステン膜を絶
縁膜の上に残存させていることにより、スルーホールに
埋め込まれているプラグとなるタングステン膜の表面に
リセスが発生するのを防止することができるので、表面
平坦化されたタングステン膜のパターンを形成すること
ができる。
ステン膜の表層部を取り除く際に、タングステン膜を絶
縁膜の上に残存させていることにより、スルーホールに
埋め込まれているプラグとなるタングステン膜の表面に
リセスが発生するのを防止することができるので、表面
平坦化されたタングステン膜のパターンを形成すること
ができる。
【００８６】したがって、タングステン膜からなるプラ
グを備えているストレージ・ノードとしての配線層の高
性能化および高信頼度化ができる半導体集積回路装置を
容易な製造工程により製造できる。
グを備えているストレージ・ノードとしての配線層の高
性能化および高信頼度化ができる半導体集積回路装置を
容易な製造工程により製造できる。
【００８７】（２）．本発明の半導体集積回路装置の製
造方法によれば、平坦化されたタングステン膜からなる
プラグおよび平坦化されたタングステン膜からなる平坦
な表面を有するストレージ・ノードの上に、誘電体膜と
プレート電極を形成して、キャパシタを構成しているこ
とにより、薄膜の誘電体膜としてもその表面に凹凸がで
きるのを防止できるので、ストレージ・ノードとプレー
ト電極との間のリーク電流の発生が防止できる。また、
キャパシタの誘電体膜として、高誘電体化するために薄
膜化したとしても、その表面に凹凸ができるのを防止で
きることにより、高性能でしかも高信頼度のキャパシタ
を形成することができる。
造方法によれば、平坦化されたタングステン膜からなる
プラグおよび平坦化されたタングステン膜からなる平坦
な表面を有するストレージ・ノードの上に、誘電体膜と
プレート電極を形成して、キャパシタを構成しているこ
とにより、薄膜の誘電体膜としてもその表面に凹凸がで
きるのを防止できるので、ストレージ・ノードとプレー
ト電極との間のリーク電流の発生が防止できる。また、
キャパシタの誘電体膜として、高誘電体化するために薄
膜化したとしても、その表面に凹凸ができるのを防止で
きることにより、高性能でしかも高信頼度のキャパシタ
を形成することができる。
【００８８】（３）．本発明の半導体集積回路装置の製
造方法によれば、スルーホールにプラグとなるタングス
テン膜を完全な状態で埋め込むことができると共に特有
な条件のエッチバック法を使用していることにより表面
平坦化されたタングステン膜のパターンを形成した後
に、表面平坦性の良い膜を形成できるスパッタリング法
を使用して、配線層としてのアルミニウム膜（導電膜）
およびバリアメタル膜（導電膜）を形成した後、配線層
のパターン化を行っていることにより、設計仕様に対応
した高精度にパターン化された配線層を形成することが
できる。また、配線層のパターン不良と配線層のパター
ンを形成する際のマージンの低下が発生するのを防止で
きる。
造方法によれば、スルーホールにプラグとなるタングス
テン膜を完全な状態で埋め込むことができると共に特有
な条件のエッチバック法を使用していることにより表面
平坦化されたタングステン膜のパターンを形成した後
に、表面平坦性の良い膜を形成できるスパッタリング法
を使用して、配線層としてのアルミニウム膜（導電膜）
およびバリアメタル膜（導電膜）を形成した後、配線層
のパターン化を行っていることにより、設計仕様に対応
した高精度にパターン化された配線層を形成することが
できる。また、配線層のパターン不良と配線層のパター
ンを形成する際のマージンの低下が発生するのを防止で
きる。
【００８９】したがって、タングステン膜を有するプラ
グを備えている配線層の高性能化および高信頼度化がで
きる半導体集積回路装置を容易な製造工程により製造で
きる。
グを備えている配線層の高性能化および高信頼度化がで
きる半導体集積回路装置を容易な製造工程により製造で
きる。
【００９０】（４）．本発明の半導体集積回路装置の製
造方法によれば、平坦化されたタングステン膜を有する
平坦な表面を有すると共に小面積の領域に長い距離を備
えているクラウン構造のストレージ・ノードの上に、誘
電体膜とプレート電極を形成して、キャパシタを構成し
ていることにより、小面積の領域に高容量値のキャパシ
タを形成することができる。
造方法によれば、平坦化されたタングステン膜を有する
平坦な表面を有すると共に小面積の領域に長い距離を備
えているクラウン構造のストレージ・ノードの上に、誘
電体膜とプレート電極を形成して、キャパシタを構成し
ていることにより、小面積の領域に高容量値のキャパシ
タを形成することができる。
【００９１】また、クラウン構造のストレージ・ノード
とプレート電極との間のリーク電流の発生が防止できる
と共にキャパシタの誘電体膜として、高誘電体化するた
めに薄膜化したとしても、その表面に凹凸ができるのを
防止できることにより、高性能でしかも高信頼度のキャ
パシタを形成することができる。
とプレート電極との間のリーク電流の発生が防止できる
と共にキャパシタの誘電体膜として、高誘電体化するた
めに薄膜化したとしても、その表面に凹凸ができるのを
防止できることにより、高性能でしかも高信頼度のキャ
パシタを形成することができる。
【図１】本発明の実施の形態１である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図２】本発明の実施の形態１である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図７】本発明の実施の形態２である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図８】本発明の実施の形態２である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図９】本発明の実施の形態２である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図１０】本発明の実施の形態２である半導体集積回路
装置の製造工程を示す断面図である。
装置の製造工程を示す断面図である。
【図１１】本発明の実施の形態２である半導体集積回路
装置の製造工程を示す断面図である。
装置の製造工程を示す断面図である。
【図１２】本発明の実施の形態２である半導体集積回路
装置の製造工程を示す断面図である。
装置の製造工程を示す断面図である。
【図１３】本発明の実施の形態３である半導体集積回路
装置の製造工程を示す断面図である。
装置の製造工程を示す断面図である。
【図１４】本発明の実施の形態３である半導体集積回路
装置の製造工程を示す断面図である。
装置の製造工程を示す断面図である。
【図１５】本発明の実施の形態３である半導体集積回路
装置の製造工程を示す断面図である。
装置の製造工程を示す断面図である。
【図１６】本発明の実施の形態３である半導体集積回路
装置の製造工程を示す断面図である。
装置の製造工程を示す断面図である。
１ 半導体基板（基板） ２ ウエル ３ フィールド絶縁膜 ４ ゲート絶縁膜 ５ ゲート電極 ６ 絶縁膜 ７ サイドウォールスペーサ ８ 半導体領域 ９ 絶縁膜 １０ プラグ １１ 絶縁膜 １２ 配線層 １３ 絶縁膜 １４ スルーホール １５ タングステン膜 １５ａ バリアメタル膜 １６ プラグ １７ タングステン膜（導電膜）またはアルミニウム膜
（導電膜） １７ａ バリアメタル膜 １８ レジスト膜 １９ 誘電体膜 ２０ プレート電極 ２１ 絶縁膜 ２２ タングステン膜
（導電膜） １７ａ バリアメタル膜 １８ レジスト膜 １９ 誘電体膜 ２０ プレート電極 ２１ 絶縁膜 ２２ タングステン膜
Claims (9)
- 【請求項１】 絶縁膜の選択的な領域に形成されている
スルーホールに埋め込まれているタングステン膜、窒化
チタン膜、ポリシリコンを有するプラグを有し、前記プ
ラグの一部が前記絶縁膜の上に延長されていることを特
徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記プラグとしての前記タングステン膜、窒化チ
タン膜、ポリシリコンは、ＣＶＤ法を使用して形成され
ており、前記プラグの上に導電膜がスパッタリング法を
使用して形成されていることを特徴とする半導体集積回
路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置であって、前記プラグとしての前記タングステン
膜、窒化チタン膜、ポリシリコンの下膜または前記導電
膜の上膜として、バリアメタル膜が形成されていること
を特徴とする半導体集積回路装置。 - 【請求項４】 請求項１〜３のいずれか１項に記載の半
導体集積回路装置であって、前記プラグに電気的に接続
されている配線層は、ＤＲＡＭのキャパシタにおけるス
トレージ・ノードまたは多層配線構造の配線層であるこ
とを特徴とする半導体集積回路装置。 - 【請求項５】 請求項４記載の半導体集積回路装置であ
って、前記ストレージ・ノードは、クラウン構造のスト
レージ・ノードであることを特徴とする半導体集積回路
装置。 - 【請求項６】 半導体素子が形成されている基板の上
に、絶縁膜を形成した後、前記絶縁膜の選択的な領域に
スルーホールを形成する工程と、 前記基板の上に、ＣＶＤ法を使用して、タングステン
膜、窒化チタン膜、ポリシリコンを堆積した後、エッチ
バック法を使用して、前記タングステン膜の表層部を取
り除いて、前記スルーホールに埋め込まれていると共に
前記絶縁膜の上に延長されている前記タングステン膜、
窒化チタン膜、ポリシリコンを有するプラグを形成する
工程とを有することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項７】 請求項６記載の半導体集積回路装置の製
造方法であって、前記絶縁膜の上に延長されている領域
の前記タングステン膜、窒化チタン膜、ポリシリコンの
膜厚は、前記スルーホールの半径以下であることを特徴
とする半導体集積回路装置の製造方法。 - 【請求項８】 請求項６または７記載の半導体集積回路
装置の製造方法であって、前記プラグの上に導電膜をス
パッタリング法を使用して形成する工程を有することを
特徴とする半導体集積回路装置の製造方法。 - 【請求項９】 請求項６〜８のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記プラグとし
ての前記タングステン膜、窒化チタン膜、ポリシリコン
の下膜または前記導電膜の上膜として、バリアメタル膜
を形成する工程を有することを特徴とする半導体集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9214303A JPH1167901A (ja) | 1997-08-08 | 1997-08-08 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9214303A JPH1167901A (ja) | 1997-08-08 | 1997-08-08 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1167901A true JPH1167901A (ja) | 1999-03-09 |
Family
ID=16653511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9214303A Pending JPH1167901A (ja) | 1997-08-08 | 1997-08-08 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1167901A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278187B1 (en) | 1998-02-16 | 2001-08-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an improved interlayer conductor connections and a manufacturing method thereof |
| US6727170B2 (en) | 1998-02-16 | 2004-04-27 | Renesas Technology Corp. | Semiconductor device having an improved interlayer conductor connections and a manufacturing method thereof |
-
1997
- 1997-08-08 JP JP9214303A patent/JPH1167901A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278187B1 (en) | 1998-02-16 | 2001-08-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an improved interlayer conductor connections and a manufacturing method thereof |
| US6727170B2 (en) | 1998-02-16 | 2004-04-27 | Renesas Technology Corp. | Semiconductor device having an improved interlayer conductor connections and a manufacturing method thereof |
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